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就可以防止信號頻譜聽混疊。但為了滿足后端偽隨機碼捕獲與同步的需要(一個碼片周期內(nèi)應(yīng)有不小于3個采樣點)，采樣速率應(yīng)大于2B，且為2B的整數(shù)倍(B為偽碼速率)。對于速率為4．08 MHz的PN碼，系統(tǒng)取32．64 MHz的采樣頻率。
1．2 數(shù)字下變頻 通過數(shù)字下變頻(Digital Down Conversion，DDC)，將采樣后的載頻信號變換成零中頻信號是數(shù)字中頻處理的最終目的。零中頻信號就是零載頻的信號，也稱基帶信號。DDC由本地NCO、數(shù)字混頻器和低通FIR濾波器組成，圖2給出了其實現(xiàn)框圖。DDC工作時，每向DDC輸出一個信號的采樣樣本，NCO就增加一個2π·fLo/fs相位增量，然后，以Σ2π·fLo/fs相位累加角度作為地址，檢查地址上的數(shù)值并輸出到數(shù)字混頻器，與樣本相乘。乘積樣本再經(jīng)過低通濾波器輸出，即完成了數(shù)字下變頻。
數(shù)控本振由三部分組成：相位累加器、相位加法器及正弦表只讀存儲器。相位累加器的作用就是將數(shù)字本振頻率和本振偏移頻率之和轉(zhuǎn)換成相位，每來一個時鐘脈沖，相位在原來的基礎(chǔ)上增加一個相位增量，相位加法器的功能是設(shè)置一定的初始相位以滿足某些應(yīng)用的需要。相位的正弦值用查正弦表(Look UpTable，LUT)的方法實現(xiàn)。過程如下：
Actel公司ProASICPlus系列FPGA產(chǎn)品中有豐富的IPCORE，正弦/余弦信號查找表、濾波器等都可以用IPCORE簡單、方便地實現(xiàn)，性能也能滿足要求。在FPGA中實現(xiàn)并行乘法，占用內(nèi)部資源較多，乘法器的速度成為系統(tǒng)的瓶頸。考慮采用流水線結(jié)構(gòu)設(shè)計，在各部分乘積的加法運算之間插入寄存器，將漫長的進位過程分攤到各級寄存器之間去執(zhí)行并注意各級的時延均化。乘法器的速度由兩級寄存器間的延時決定，這樣做有利于提高系統(tǒng)時鐘。由于FPGA是寄存器增強型器件，這種方法所付出的面積代價并不大。 1．3 PN碼捕獲 PN碼的捕獲與跟蹤式直擴系統(tǒng)的關(guān)鍵處理過程直接影響系統(tǒng)的性能。PN碼的捕獲主要有以下幾種方法：單步進搜索法、滑動相關(guān)法、序列估計法、多駐留式搜索、復(fù)碼法、雙門限法和匹配濾波器法等。上述幾種方法有的實現(xiàn)起來雖然簡單但捕獲時間太長(如單步進和滑動相關(guān)法)，有些對噪聲過于敏感不適用于擴頻通信系統(tǒng)(如序列估計法和復(fù)碼法)；有些雖然捕獲時間較單步進有一定的縮短但電路也復(fù)雜了許多，付出的代價太大(如多駐留式搜索和雙門限判決法)；另一些則受限于實現(xiàn)所必須的元器件擴頻益做不高(如匹配濾波器法)。 |
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