這是幾種接口的標準電平。
LVTTL
The LVTTL standard is a single-ended, general-purpose standard for 3.3-V applications. The maximum recommended input voltage for Mercury devices is 4.1 V, which exceeds the 3.9-V requirement of this specification. This standard requires the output buffer to drive to 2.4 V (minimum V OH = 2.4 V) but does not require the use of input reference voltages or termination. The LVTTL interface is defined by JEDEC Standard JESD 8-A, Interface Standard for Nominal 3.0 V/3.3 V Supply Digital Integrated Circuits.

LVCMOS
LVCMOS is a single-ended general-purpose standard used for 3.3-V applications. The input buffer requirements are the same as the LVTTL requirements, and the output buffer is required to drive to the rail (minimum V OH = V CCIO – 0.2 V). This standard requires a 3.3-V I/O supply voltage (V CCIO ), but not the use of input reference voltages or termination. The LVCMOS standard is defined in JEDEC Standard JESD 8-A, Interface Standard for Nominal 3.0 V/3.3 V Supply Digital Integrated Circuits.

2.5 V
The 2.5-V standard is similar to LVCMOS but is used for 2.5-V power supply levels. Mercury devices meet the normal range of this specification. This standard requires a 2.5-V V CCIO , but not the use of input reference voltages or termination. The 2.5-V I/O standard is documented by JEDEC Standard JESD 8-5, 2.5 V ±0.2 V (Normal Range) and 1.7 V to 2.7 V (Wide Range) Power Supply Voltage and Interface Standard for Nonterminated Digital Integrated Circuit.

1.8 V
The 1.8-V I/O standard is similar to LVCMOS but is used for 1.8-V power supply levels and reduced input and output thresholds. Mercury devices meet the normal range of this specification. This standard requires a 1.8-V V CCIO , but not the use of input reference voltages or termination. The 1.8-V I/O standard is documented by JEDEC Standard JESD 8-7, 1.8 V ±0.15 V (Normal Range) and 1.2 V to 1.95 V (Wide Range) Power Supply Voltage and Interface Standard for Nonterminated Digital Integrated Circuit.

3.3-V PCI
Mercury devices are compliant with PCI Local Bus Specification, Revision 2.2 for 3.3-V operation. At 3.3 V, the PCI standard supports up to 64-bit bus width operation at 33 or 66 MHz. This standard uses LVTTL-type input and output buffers and requires a 3.3-V V CCIO , but not the use of input reference voltages or termination.

PCI-X
An enhanced version of the PCI specification that can support higher average bandwidth, PCI-X has more stringent requirements than PCI. PCI-X provides backward compatibility by allowing devices to operate at conventional PCI frequencies (33 MHz and 66 MHz).

LVDS
The LVDS I/O standard is used for very high-performance, low-power- consumption data transfer. Two key industry standards define LVDS: IEEE 1596.3 SCI-LVDS and ANSI/TIA/EIA-644. Both standards have similar key features, but the IEEE standard supports a maximum data transfer of 250 megabits per second (Mbps). Mercury devices are designed to meet the ANSI/TIA/EIA-644 requirements at up to 840 Mbps using source syncronous mode, and up to 1.25 Gbps in CDR mode. The LVDS standard requires a 3.3-V V CCIO and a 100-??termination resistor between the two traces at the input buffer. No input reference voltage is required.

LVPECL
The LVPECL standard is used in video graphic, telecommunications, and data communication designs. It is also used for clock distribution.LVPECL is a differential I/O standard that is similar to LVDS, but with a different common mode and differential voltage. The LVPECL standard requires a 3.3-V V CCIO and a 100-??termination resistor between the two traces at the input buffer. No input reference voltage is required.

PCML
PCML is a differential standard used for high-speed interfacing. PCML requires a 3.3-V V CCIO and a 100-??termination resistor between the two traces at the input buffer. In addition, each input trace requires a 50-??resistor to V TT , and each output trace requires a 100-??resistor to V TT . No input reference voltage is required.

GTL+
The GTL+ standard is a high-speed bus standard first used by Intel Corporation for interfacing with the Pentium Pro processor. GTL+ is a voltage-referenced standard requiring a 1.0-V input V REF and a 1.5-V V TT . Because GTL+ is an open-drain standard, it does not require a particular V CCIO supply voltage. GTL+ is often used for processor interfacing or communication across a backplane.

HSTL Class I, II, III & IV
The HSTL standard is a 1.5-V output buffer supply voltage-based interface standard for digital integrated circuits. HSTL is a voltage-referenced standard requiring a 0.75-V V REF , a 1.5-V V CCIO , and a 0.75-V V TT . HSTL class III and IV require a 0.9-V V REF , a 1.5-V V CCIO , and a 1.5-V V TT .The HSTL standard is specified by JEDEC Standard JESD 8-6, High-Speed Transceiver Logic (HSTL).

SSTL-2 Class I & II
The SSTL-2 standard is a voltage-referenced standard requiring a 1.125-V V REF , a 2.5-V V CCIO , and a 1.125-V V TT . SSTL-2 is used for high-speed SDRAM interfaces. The SSTL-2 I/O standard is specified by JEDEC Standard JESD 8-9, Stub-Series Terminated Logic for 2.5 Volts (SSTL-2).

SSTL-3 Class I & II
The SSTL-3 standard is a voltage-referenced standard requiring a 1.5-V V REF , a 3.3-V V CCIO , and a 1.5-V V TT . SSTL-3 is used for high-speed SDRAM interfaces. The SSTL-3 I/O standard is specified by JEDEC Standard JESD 8-8, Stub-Series Terminated Logic for 3.3 Volts (SSTL-3).

AGP
Mercury devices support the AGP interface in both ??and ??modes. AGP ??is a voltage-referenced standard requiring a 1.32-V V REF , and a 3.3-V V CCIO . This I/O standard does not require termination. The AGP standard is specified by the Advanced Graphics Port Interface Specification Revision 2.0 introduced by Intel Corporation for graphics applications.

CTT
CTT is a voltage-referenced standard requiring a 1.5-V V REF , a 3.3-V V CCIO , and a 1.5-V V TT . CTT drivers, when not terminated, are compatible with the AC and DC specifications for LVCMOS and LVTTL. The CTT standard is specified by JEDEC Standard JESD 8-4, Center-Tap-Terminated (CTT) Low-Level, High-Speed Interface Standard for Digital
Integrated Circuits.

++++++

I/O電平標準：
1 單端標準 LVTTL LVCMOS
靜態(tài)功耗低，不適用于高速（>150MHz）電路中，以地作為參考。
2 差分標準 LVDS LVPECL CML LVDS滿常用的。
3 偽差分標準 SSTL HSTL
主要用在高速的存儲器接口上，如 DDR SDRAM,速率可到600Mbit/s。

 

 

LVDS與PECL、LVPECL、CML、RS-422及單端器件之間的接口設計 上網時間 : 2005年06月20日   收藏   打印版   推薦給同仁   發(fā)送查詢

圖1：PECL/LVPECL到LVDS的接口電路。 低電壓差分信號(LVDS)在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了廣泛的應用。本文針對LVDS與其他幾種接口標準之間的連接，對幾種典型的LVDS接口電路進行了討論。 如今對高速數據傳輸的需求正推動著接口技術向高速、串行、差分、低功耗以及點對點接口的方向發(fā)展，而低電壓差分信號(LVDS)具備所有這些特性。Pericom半導體公司可提供多種LVDS驅動器、接收器以及時鐘分配緩沖器芯片。 本文將討論LVDS與正射極耦合邏輯(PECL)、低電壓正射極耦合邏輯(LVPECL)、電路模式邏輯(CML)、RS-422以及單端器件之間采用電阻網絡的接口電路設計。 圖2：調整電路，R1＝(VR1 ＋R1a)，R2＝(VR2＋R2a)， R3＝(VR3＋R3a)。 因為各廠商所提供的驅動器與接收器的結構不一樣，所以本文提供的電路僅供設計時參考。設計者需要對電路進行驗證，并調節(jié)電路中的電阻和電容值以獲得最佳性能。 電阻分壓器的計算 表1列出了本文所采用的不同接口標準的工作電壓。為使PECL和LVPECL接口標準能與Pericom公司的LVDS器件進行連接，采用電阻分壓器在不同電壓之間切換。 圖3：PECL到LVDS的接口電路。 圖1所示的接口電路采用由電阻R1、R2和R3組成的電阻分壓器。R1、R2與R3的電阻值計算如下： R1||(R2＋R3)＝Z [(R2＋R3)/(R1＋R2＋R3)]＝Va/Vcc R3/(R1＋R2＋R3)＝Vb/Vcc 其中： Va為SEPC或LVPECL的偏置電壓Vos，分別為3.6V和2.0V； Vb為LVDS的偏置電壓Vos，等于1.2V； 圖4：LVDS到PECL的接口電路。 Z為線路阻抗，等于50Ω。 Vb上的增益G為： G＝R3/(R2＋R3) Vb上的擺幅為： Vbs＝Vas×G 其中： 圖5：LVPECL到LVDS的接口電路。 Vas為Va上的擺幅； Vbs為Vb上的擺幅。 由于在計算中沒有考慮驅動器的輸出阻抗，所以在實際應用設計中，R1、R2及R3的電阻值與上述計算的結果不一樣。另外，不同廠家的驅動器的輸出結構和阻抗不一樣，因此R1、R2及R3的電阻值也是不同的。 可以通過三種方法算出電阻值。 1.經驗法 圖6：LVDS到LVPECL的接口電路。 利用表2列出的電阻參考值，并根據后面介紹的方法2及方法3來調節(jié)這些值。接口設計者應通過測量Va和Vb上的偏置電壓Vos以及擺幅Vpp來驗證實際應用設計電路。 2.仿真工具法 從廠家獲得驅動器的IBIS模型，并針對R1、R2及R3的電阻值對接口電路進行仿真。如果IBIS模型和仿真工具都很精確，則電路仿真將提供準確的R1、R2及R3的電阻值，然后通過測量實際電路來驗證仿真得到的電阻值。 3.實際調節(jié)法 圖7：采用二極管的LVDS 到LVPECL的接口電路。 采用圖2所示的電路調節(jié)R1、R2及R3的電阻值。電阻R1a、R2a及R3a用來限制調節(jié)范圍，以避免出現過載電流。當調節(jié)電路并用示波器監(jiān)視Va與Vb上的信號時，調節(jié)VR1、VR2與VR3： a. 對于Pericom公司的LVDS 接收器，Vb上的Vos(在擺幅范圍中間的平均電壓)應介于0.8V－1.6V之間。有關Va上的Vos，請查閱驅動器參數。 b. 對于Pericom公司的接收器，Vb上的擺動范圍應介于350mV－550mV之間。有關Va上的擺幅，請參見驅動器規(guī)范，Va上的擺幅可能低于驅動器規(guī)范以便滿足Vb上的擺幅要求。 圖8：CML到LVDS的接口電路。 c. 電路調節(jié)完以后，再測量VR1與R1a，得到R1的電阻值；測量VR2與R2a，得到R2的電阻值；測量VR3與R3a，得到R3的電阻值。 d. 用較低頻率的信號對電路進行調節(jié)會更加簡單，頻率最好介于100kHz－10MHz之間，但請確認電路是否在正常頻率下工作，如果需要的話可再次調節(jié)。 圖9：LVDS到CML的接口電路。 接口電路的限制 由于接口電路增加了額外電容與電阻網絡，因此接口電路的最高工作頻率將低于器件手冊上提供的最高頻率。驅動器與接收器之間的走線長度也有限制，走線長度取決于頻率，當頻率為66MHz時，估計最大走線長度為14英寸，頻率為320MHz時則為2英寸。 走線長度是一個實際問題且取決于實際設計。為減少寄生電容、電感及信號反射以獲得更高性能，接口電路中器件之間的走線應盡量短，越短越好。接口電路使用的電容、電阻以及二極管必須為短引腳的高速器件，而且最好采用芯片型封裝。 圖10：RS-422到LVDS的接口電路。 參考接口電路 圖3至圖12給出了LVDS與PECL、LVPECL、CML、RS-422及單端器件之間的接口電路，它們的調節(jié)方法以及電路限制如前所述。 1. LVDS至PECL 圖11：單端信號到LVDS的接口電路。 在圖4所示的LVDS到PECL的接口電路里，PECL接收器沒有內部上拉電阻。該電路中的電阻值僅適用于Pericom公司的LVDS驅動器。由于采用交流耦合，這個接口只能通過交流信號，因此從驅動器傳輸到接收器的信號必須適合交流耦合。當電容C1與C2為0.1uf時，任何信號狀態(tài)轉換(由高至低或由低至高)之間的最大時間間隔為500ns。 2. LVDS到LVPECL 圖12：5V單端信號到LVDS的接口電路。 在圖6所示的LVDS到LVPECL的接口電路里，電阻值也僅適用于Pericom公司的LVDS驅動器，這里的LVPECL接收器沒有內部上拉電阻。 圖7中，二極管D1、D2、D3和D4在Va與Vb之間產生0.7V的電壓差，且其擺幅衰減低于圖6電路中的擺幅衰減。這個電路應采用正向壓降為0.7V的高速二極管，芯片型二極管最好。電路中的電阻值適用于Pericom公司的LVDS驅動器，LVPECL接收器沒有上拉電阻。 3. CML到LVDS 表1：LVDS、PECL、LVPECL、 CML和RS-422接口的電壓規(guī)范。 圖8接口電路采用交流耦合，只能通過交流信號，因此從驅動器傳輸到接收器的信號必須適合交流耦合。當電容C1與C2為0.1uf時，任何信號狀態(tài)轉換(由高至低或由低至高)之間的最大時間間隔為500ns。 圖9電路中的電阻值適用于Pericom公司的LVDS驅動器，CML接收器帶有50Ω的內部上拉電阻。由于采用交流耦合，故它僅能通過交流信號，因此從驅動器傳輸至接收器的信號必須適合交流耦合。當電容C1與C2值為0.1uf時，任何信號狀態(tài)轉換(由高至低或由低至高)之間的最大時間間隔為500ns。 4. 單端信號到LVDS 當單端CMOS驅動器與Pericom公司的LVDS接收器連接時，可采用圖11中的電路以及表3中的參數，同時使由R_out和R_termination構成的輸出阻抗與50 Ω的走線阻抗相匹配，即： 表2：R1、R2和R3的參考值。 R_out＋R_termination＝Z＝50Ω 例如，如果驅動器的輸出阻抗為20Ω，則應該采用30Ω的R_termination，于是有： 20Ω＋30Ω＝50Ω 在圖12中，根據Vb上的信號質量，R_termination的阻值介于0－22Ω之間。如果Vb上有過沖和下沖，則增加R_termination的阻值；如果Vb上的信號邊沿有衰減，則減小R_termination的阻值。 表3：適合Pericom公 司接收器的R1、R2和Va值。 本文小結 本文提供了幾個典型的參考電路，可以很方便地將不同接口標準與Pericom公司的LVDS器件進行連接。由于各廠商提供的驅動器不同，所以本文提供的所有電路需要由設計者在實際應用前進行驗證。Pericom公司提供多種LVDS驅動器、接收器及差分時鐘分配器件，并將對采用Pericom產品的接口設計提供支持。 作者：Scott Wu Pericom半導體公司 相關信息 * 什么是LVDS? LVDS即低壓差分信號傳輸(Low Voltage Differential Signal) ，是一種滿足當今高性能數據傳輸應用的新型技術。與其它競爭技術相比，LVDS在提供高數據速率時的功耗要小得多，采用LVDS技術的產品數據速率可以從數百Mbps到2Gbps以上。它已經廣泛應用在許多要求速度與低功耗的應用領域。