|
SDRAM 布線要領(lǐng)
同 步動態(tài)隨機(jī)存儲器（Synchronous DRAM，SDRAM）：是目前主推的PC 100和PC 133規(guī)范所廣泛使用的內(nèi)存類型，它的帶寬為64位，3.3V電壓，目前產(chǎn)品的最高速度可達(dá)5ns。它與CPU使用相同的時鐘頻率進(jìn)行數(shù)據(jù)交換，它的工作 頻率是與CPU的外頻同步的，不存在延遲或等待時間。 雙倍速率SDRAM（Dual Date Rate SDRAM，DDR SDRAM）：又簡稱DDR，由于它在時鐘觸發(fā)沿的上、下沿都能進(jìn)行數(shù)據(jù)傳輸，所以即使在133MHz的總線頻率下的帶寬也能達(dá)到2.128GB/s。 DDR不支持3.3V電壓的LVTTL，而是支持2.5V的SSTL2標(biāo)準(zhǔn) （一）. 關(guān)于 SDRAM Pp芯片 Clk0+/- Addr、Ctrl Sdram芯片 1． 信號分組：我們一般把它分為六組 （1） Sdram_adrctrl(包含所有的地址和控制信號) （2） Sdram_clk（包含所有的時鐘信號：clk0/1/+/-，F(xiàn)eedback_clk，Startburst） （3） Sdram_dqs_l（包含DQS0..3） （4） Sdram_dqs_h(包含DQS4..7) （5） Sdram_data_l（包含DQ(0..31),DQM(0..3)） （6） Sdram_data_h（包含DQ(32..63),DQM(4..7)） 2． 布局時應(yīng)注意以下幾點： （1） 使用0402封裝的上拉電阻 （2） 上拉電阻靠近SDRAM端擺放 （3） 每四個電阻旁擺放一對退耦電容，且第一個為Vtt to Ground類，第二個為Vtt to Vddq類 （4） 退耦電容盡量靠近SDRAM的對應(yīng)管腳擺放 （5） 參考電壓的小電容應(yīng)靠近SDRAM的管腳放置 3． 布線時應(yīng)注意以下幾點： （1） 間距方面的要求： (a) CLK、DQS信號與其它信號至少保持20mil以上的space (b) DATA信號與其它信號至少保持15mil以上的space（DATA信號組與組之間也要有15mil以上的space），為了繞線方便，我們把DATA信號分為八組，分別為 Group0:DQ(0..7)、DQM0、DQS0 Group1:DQ(8..15)、 DQM1、DQS1 Group2:DQ(16..23)、DQM2、DQS2 Group3:DQ(24..31)、DQM3、DQS3 Group4:DQ(32..39)、DQM4、DQS4 Group5:DQ(40..47)、DQM5、DQS5 Group6:DQ(48..55)、DQM6、DQS6 Group7:DQ(56..63)、DQM7、DQS7 (c) ADDR、CTRL信號與其他信號至少保持15mil以上的space (2) 長度方面的要求： （a） 差分時鐘對做誤差+/-10mils （b）DQS(0..7)做誤差+/-250mils （c） DATA信號組間控制在+/-250mils，本身做+/-100mils （d）ADDR信號與時鐘信號控制在+/-850mils，同一信號的兩分叉的長度控制在+/-50mil （e） Feedback_clk、Startburst這兩信號要等于DQS(0..7)平均長度加上CLK0/1平均長度，即 Length(Feedback_clk、 Startburst)=Average_Length(DQS(0..7))+Average_Length(clk0/1/+/-) 4．單線阻抗控制在50ohm，對于地址和控制信號，分叉點到兩SDRAM（可能的情況下）的阻抗控制在60-65ohm，以確保阻抗的連續(xù) 5． Topology (1) 對于CLK、Dqm、Dq、Dqs信號 Driver Sdram至Resistor盡可能的短 Sdram Resisor至Sdram盡可能的小于0.5inch (2) 對于Addr、Ctrl信號 Resistor Driver Sdram (3) 對于FD_CLK、Startburst信號 Driver （1） CLK0+、CLK0-以差分形式布線，抑制共模噪聲 （2） CLK1+、CLK1-以差分形式布線，抑制共模噪聲 （3） 同組DQ信號可以任意交換，以改善布線 （4） 在同一SDRAM中，每兩組信號可以任意交換，以改善布線 （5） 對ADDR、CTRL的Y型拓?fù)浣臃☉?yīng)注意將過孔放置在兩SDRAM之間，確保兩分叉的長度相同且短 （6） 同組信號相同層完成，同一信號若換層，要有共同的地回流平面，若沒有共同地平面需要在換層處加地孔 （7） 使用0402封裝電阻以節(jié)省PCB空間 （8） 盡量少過孔 7．電源的處理 VTT用兩表層鋪銅處理，在其周邊均勻的打一圈孔，0402封裝電阻管腳處用走線接銅處理，避免兩電阻間連錫，造成焊接不良；其它電源用平面層處理。 （二）. 關(guān)于DDR SDRAM Clock Buffer Clk1+/- Sibyte Addr、Ctrl Data 1. 信號分組，我們把它分為三組 （1） DDR_A/C(包含Address、Control信號) （2） DDR_CLK(包含所有的CLK+/-信號) （3） DDR_DQ/DQS(包含Data、Ecc、Dqs信號) 2. 布局時應(yīng)注意以下幾點： (1)對于DIMMs，匹配電阻應(yīng)靠近第一DIMMs放置 對于RAMs，匹配電阻應(yīng)靠近Sibyte放置 (2)所有的上拉電阻擺放在最后一個DIMMs之后，每四至六個信號放置一個0.1uf或者0.22uf的0603封裝的電容且靠近上拉電阻 3. 布線時應(yīng)注意以下幾點： （1） 間距方面的要求 （a） CLK信號于其它信號保持4：1的space CLK以差分形式1：1的space布線 （b）DQ/DQS信號以3：1的space布線，與其它信號保持4：1的space（3：1（即線邊緣與線邊緣的距離）＝3X線到相鄰地平面的距離），為了繞線方便，我們把DQ/DQS分為九組，分別為 Group0:DQ(0..7)、DQS0 Group1:DQ(8..15)、DQS1 Group7:DQ(56..63)、DQS7
Group8:ECC(0..7)、DQS8 （c） A/C信號以3：1的space布線，與其它信號保持4：1的space （2）長度方面的要求 （a） A/C信號盡量短，但信號間需小于+/-1500mil的誤差 （b）CLK信號差分對本身做+/-12mil，差分對間做+/-50mil的誤差，且滿足Length=SB..PLL+PLL..DIMM-PLL..FB SB..PLL=Sibyte至PLL Clock buffer的長度 PLL..DIMM=PLL Clock buffer至DIMM的長度 PLL..FB=PLL Clock buffer的反饋時鐘長度 對于DIMMs LongestA/C+6in<CLK<ShortestA/C+9in 對于RAMs LongestA/C+4in<CLK<ShortestA/C+7in （c） DQS(0..8)做 +/-400mil的誤差 對于DIMMs@167MHz CLK-7in<=DQS<=CLK-1in 對于RAMs@200MHz CLK-5in<=DQS<=CLK-2in （d）DQ/DQS信號組內(nèi)做+/-50mil的誤差 （e） 所有的DQ/DQS長度都需加上Sibyte的Pin內(nèi)長度 4. 單線阻抗控制在60Ohm，差分控制在120Ohm 5. Topology （1） 對于A/C信號 對于DIMMs VTT Rpack 對于RAMs Ram1 Ram2 Ram3 Ram4 （2） 對于DQ/DQS信號 Sibyte DQ/DQS Sibyte SB DIMM FB 6. 布線要點 （1） CLK以差分形式布線，抑制共模噪聲 （2） 同組信號以相同層完成，盡量不換層，同一信號若換層，要有共同的地回流平面，若沒有共同地平面需在過孔處加地孔 （3） 使用排阻以節(jié)省PCB空間 （4） 排阻到DIMMs用表層處理，盡量短、順暢 |
|
|
