概述
針對Intel新型芯片的一代內(nèi)存技術(shù)（但目前主要用于顯卡內(nèi)存），頻率在800M以上，和DDR2相比優(yōu)勢如下：
(1)功耗和發(fā)熱量較小：吸取了DDR2的教訓(xùn)，在控制成本的基礎(chǔ)上減小了能耗和發(fā)熱量，使得DDR3更易于被用戶和廠家接受。
(2)工作頻率更高：由于能耗降低，DDR3可實現(xiàn)更高的工作頻率，在一定程度彌補了延遲時間較長的缺點，同時還可作為顯卡的賣點之一，這在搭配DDR3顯存的顯卡上已有所表現(xiàn)。
(3)降低顯卡整體成本：DDR2顯存顆粒規(guī)格多為4M X 32bit，搭配中高端顯卡常用的128MB顯存便需8顆。而DDR3顯存規(guī)格多為8M X 32bit，單顆顆粒容量較大，4顆即可構(gòu)成128MB顯存。如此一來，顯卡PCB面積可減小，成本得以有效控制，此外，顆粒數(shù)減少后，顯存功耗也能進一步降低。
(4)通用性好：相對于DDR變更到DDR2，DDR3對DDR2的兼容性更好。由于針腳、封裝等關(guān)鍵特性不變，搭配DDR2的顯示核心和公版設(shè)計的顯卡稍加修改便能采用DDR3顯存，這對廠商降低成本大有好處。
目前，DDR3顯存在新出的大多數(shù)中高端顯卡上得到了廣泛的應(yīng)用。
編輯本段設(shè)計
一、DDR3在DDR2基礎(chǔ)上采用的新型設(shè)計：
DDR3
1．8bit預(yù)取設(shè)計，而DDR2為4bit預(yù)取，這樣DRAM內(nèi)核的頻率只有接口頻率的1/8，DDR3-800的核心工作頻率只有100MHz。
2．采用點對點的拓樸架構(gòu)，以減輕地址/命令與控制總線的負擔(dān)。
3．采用100nm以下的生產(chǎn)工藝，將工作電壓從1.8V降至1.5V，增加異步重置（Reset）與ZQ校準(zhǔn)功能。
二、DDR3與DDR2幾個主要的不同之處 ：
1.突發(fā)長度（Burst Length，BL）
由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（Burst Length，BL）也固定為8，而對于DDR2和早期的DDR架構(gòu)系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個4bit Burst Chop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸，屆時可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）。
2.尋址時序（Timing）
就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2～5之間，而DDR3則在5～11之間，且附加延遲（AL）的設(shè)計也有所變化。DDR2時AL的范圍是0～4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數(shù)——寫入延遲（CWD），這一參數(shù)將根據(jù)具體的工作頻率而定。
3.DDR3新增的重置（Reset）功能
重置是DDR3新增的一項重要功能，并為此專門準(zhǔn)備了一個引腳。DRAM業(yè)界很早以前就要求增加這一功能，如今終于在DDR3上實現(xiàn)了。這一引腳將使DDR3的初始化處理變得簡單。當(dāng)Reset命令有效時，DDR3內(nèi)存將停止所有操作，并切換至最少量活動狀態(tài)，以節(jié)約電力。
在Reset期間，DDR3內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動靜。這樣一來，將使DDR3達到最節(jié)省電力的目的。
4.DDR3新增ZQ校準(zhǔn)功能
ZQ也是一個新增的腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準(zhǔn)引擎（On-Die Calibration Engine，ODCE）來自動校驗數(shù)據(jù)輸出驅(qū)動器導(dǎo)通電阻與ODT的終結(jié)電阻值。當(dāng)系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時鐘周期（在加電與初始化之后用512個時鐘周期，在退出自刷新操作后用256個時鐘周期、在其他情況下用64個時鐘周期）對導(dǎo)通電阻和ODT電阻進行重新校準(zhǔn)。
5.參考電壓分成兩個
在DDR3系統(tǒng)中，對于內(nèi)存系統(tǒng)工作非常重要的參考電壓信號VREF將分為兩個信號，即為命令與地址信號服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ，這將有效地提高系統(tǒng)數(shù)據(jù)總線的信噪等級。
6.點對點連接（Point-to-Point，P2P）
這是為了提高系統(tǒng)性能而進行的重要改動，也是DDR3與DDR2的一個關(guān)鍵區(qū)別。在DDR3系統(tǒng)中，一個內(nèi)存控制器只與一個內(nèi)存通道打交道，而且這個內(nèi)存通道只能有一個插槽，因此，內(nèi)存控制器與DDR3內(nèi)存模組之間是點對點（P2P）的關(guān)系（單物理Bank的模組），或者是點對雙點（Point-to-two-Point，P22P）的關(guān)系（雙物理Bank的模組），從而大大地減輕了地址/命令/控制與數(shù)據(jù)總線的負載。而在內(nèi)存模組方面，與DDR2的類別相類似，也有標(biāo)準(zhǔn)DIMM（臺式PC）、SO-DIMM/Micro-DIMM（筆記本電腦）、FB-DIMM2（服務(wù)器）之分，其中第二代FB-DIMM將采用規(guī)格更高的AMB2（高級內(nèi)存緩沖器）。
面向64位構(gòu)架的DDR3顯然在頻率和速度上擁有更多的優(yōu)勢，此外，由于DDR3所采用的根據(jù)溫度自動自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移動設(shè)備的歡迎，就像最先迎接DDR2內(nèi)存的不是臺式機而是服務(wù)器一樣。在CPU外頻提升最迅速的PC臺式機領(lǐng)域，DDR3未來也是一片光明。目前Intel所推出的新芯片-熊湖(Bear Lake)，其將支持DDR3規(guī)格，而AMD也預(yù)計同時在K9平臺上支持DDR2及DDR3兩種規(guī)格。
編輯本段發(fā)展
早在2002年6月28日，JEDEC就宣布開始開發(fā)DDR3內(nèi)存標(biāo)準(zhǔn)，但從目前的情況來看，DDR2才剛開始普及，DDR3標(biāo)準(zhǔn)更是連影也沒見到。不過目前已經(jīng)有眾多廠商拿出了自己的DDR3解決方案，紛紛宣布成功開發(fā)出了DDR3內(nèi)存芯片，從中我們仿佛能感覺到DDR3臨近的腳步。而從已經(jīng)有芯片可以生產(chǎn)出來這一點來看，DDR3的標(biāo)準(zhǔn)設(shè)計工作也已經(jīng)接近尾聲。
半導(dǎo)體市場調(diào)查機構(gòu)iSuppli預(yù)測DDR3內(nèi)存將會在2008年替代DDR2成為市場上的主流產(chǎn)品，iSuppli認為在那個時候DDR3的市場份額將達到55%。不過，就具體的設(shè)計來看，DDR3與DDR2的基礎(chǔ)架構(gòu)并沒有本質(zhì)的不同。從某種角度講，DDR3是為了解決DDR2發(fā)展所面臨的限制而催生的產(chǎn)物。
由于DDR2內(nèi)存的各種不足，制約了其進一步的廣泛應(yīng)用，DDR3內(nèi)存的出現(xiàn)，正是為了解決DDR2內(nèi)存出現(xiàn)的問題，具體有：
更高的外部數(shù)據(jù)傳輸率
更先進的地址/命令與控制總線的拓樸架構(gòu)
在保證性能的同時將能耗進一步降低
為了滿足這些要求，DDR3內(nèi)存在DDR2內(nèi)存的基礎(chǔ)上所做的主要改進包括：
8bit預(yù)取設(shè)計，DDR2為4bit預(yù)取，這樣DRAM內(nèi)核的頻率只有接口頻率的1/8，DDR3-800的核心工作頻率只有100MHz。
采用點對點的拓樸架構(gòu)，減輕地址/命令與控制總線的負擔(dān)。
采用100nm以下的生產(chǎn)工藝，將工作電壓從1.8V降至1.5V，增加異步重置（Reset）與ZQ校準(zhǔn)功能。
編輯本段DDR3內(nèi)存的技術(shù)改進
邏輯Bank數(shù)量
DDR2 SDRAM中有4Bank和8Bank的設(shè)計，目的就是為了應(yīng)對未來大容量芯片的需求。而DDR3很可能將從2Gb容量起步，因此起始的邏輯Bank就是8個，另外還為未來的16個邏輯Bank做好了準(zhǔn)備。
封裝（Packages）
DDR3由于新增了一些功能，所以在引腳方面會有所增加，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格。并且DDR3必須是綠色封裝，不能含有任何有害物質(zhì)。
突發(fā)長度（BL，Burst Length）
由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（BL，Burst Length）也固定為8，而對于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個4-bit Burst Chop（突發(fā)突變）模式，即由一個BL=4的讀取操作加上一個BL=4的寫入操作來合成一個BL=8的數(shù)據(jù)突發(fā)傳輸，屆時可通過A12地址線來控制這一突發(fā)模式。而且需要指出的是，任何突發(fā)中斷操作都將在DDR3內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如4bit順序突發(fā)）。
尋址時序（Timing）
就像DDR2從DDR轉(zhuǎn)變而來后延遲周期數(shù)增加一樣，DDR3的CL周期也將比DDR2有所提高。DDR2的CL范圍一般在2至5之間，而DDR3則在5至11之間，且附加延遲（AL）的設(shè)計也有所變化。DDR2時AL的范圍是0至4，而DDR3時AL有三種選項，分別是0、CL-1和CL-2。另外，DDR3還新增加了一個時序參數(shù)——寫入延遲（CWD），這一參數(shù)將根據(jù)具體的工作頻率而定。