發(fā)信人: ireal (羽絮), 信區(qū): Circuit

標(biāo)  題: CPLD和FPGA的區(qū)別（推薦）（轉(zhuǎn)貼）

發(fā)信站: BBS 水木清華站 (Fri Jun 11 19:45:34 2004), 站內(nèi)

一、用FPGA，還是用CPLD？

Michael T. Moore，Cypress半導(dǎo)體公司高級(jí)應(yīng)用工程師

隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高，數(shù)字器件設(shè)計(jì)人員在進(jìn)行大型設(shè)計(jì)時(shí)，既

靈活又容易，而且產(chǎn)品可以很快進(jìn)入市場(chǎng)。許多設(shè)計(jì)人員已經(jīng)感受到CPLD容易使用、時(shí)

序可預(yù)測(cè)和速度高等優(yōu)點(diǎn)，然而，在過去由于受到CPLD密度的限制，他們只好轉(zhuǎn)向FPGA

和ASIC。現(xiàn)在，設(shè)計(jì)人員可以體會(huì)到密度高達(dá)數(shù)十萬(wàn)門的CPLD所帶來(lái)的好處。

CPLD結(jié)構(gòu)在一個(gè)邏輯路徑上采用1至16個(gè)乘積項(xiàng)，因而大型復(fù)雜設(shè)計(jì)的運(yùn)行速度可以預(yù)測(cè)

。因此，原有設(shè)計(jì)的運(yùn)行可以預(yù)測(cè)，也很可靠，而且修改設(shè)計(jì)也很容易。CPLD在本質(zhì)上

很靈活、時(shí)序簡(jiǎn)單、路由性能極好，用戶可以改變他們的設(shè)計(jì)同時(shí)保持引腳輸出不變。

與FPGA相比，CPLD的I/O更多，尺寸更小。

如今，通信系統(tǒng)使用很多標(biāo)準(zhǔn)，必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLD

可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為

系統(tǒng)設(shè)計(jì)人員帶來(lái)很大的方便，因?yàn)樵跇?biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件

設(shè)計(jì)，然后再修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延遲特性比純軟件方案更

好，它的NRE費(fèi)用低於ASIC，更靈活，產(chǎn)品也可以更快入市。CPLD可編程方案的優(yōu)點(diǎn)如下

：

邏輯和存儲(chǔ)器資源豐富(Cypress Delta39K200的RAM超過480 Kb)

帶冗余路由資源的靈活時(shí)序模型

改變引腳輸出很靈活

可以裝在系統(tǒng)上後重新編程

I/O數(shù)目多

具有可保証性能的集成存儲(chǔ)器控制邏輯

提供單片CPLD和可編程PHY方案

由於有這些優(yōu)點(diǎn)，設(shè)計(jì)建模成本低，可在設(shè)計(jì)過程的任一階段添加設(shè)計(jì)或改變引腳輸出

，可以很快上市。

CPLD與FPGA有何區(qū)別？

CPLD的密度范圍很寬，可以用於最簡(jiǎn)單的邏輯設(shè)計(jì)，也可以用於很復(fù)雜的設(shè)計(jì)?？梢杂?o:p>

它把邏輯、高性能多端口和FIFO存儲(chǔ)器，以及用于要求嚴(yán)格的通信用SERDES集成在一起

。

雖然CPLD與FPGA有許多共同之處，但兩者有著本質(zhì)的區(qū)別。就像FPGA一樣，設(shè)計(jì)人員也

應(yīng)當(dāng)了解所用的CPLD結(jié)構(gòu)，以便用最少的資源實(shí)現(xiàn)最好的性能。

本文以目前世界上最大的CPLD系列Cypress Delta39KTM系列高密度CPLD為例，介紹CPLD

的結(jié)構(gòu)。

CPLD的結(jié)構(gòu)

CPLD是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的比

例高)和高度靈活的路由資源。CPLD的路由是連接在一起的，而FPGA的路由是分割開的。

FPGA可能更靈活，但包括很多跳線，因此速度較CPLD慢。

CPLD以群陣列（array of clusters）的形式排列，由水平和垂直路由通道連接起來(lái)。這

些路由通道把信號(hào)送到器件的引腳上或者傳進(jìn)來(lái)，并且把CPLD內(nèi)部的邏輯群連接起來(lái)。

CPLD之所以稱作粗粒，是因?yàn)?，與路由數(shù)量相比，邏輯群要大得到。CPLD的邏輯群比FP

GA的基本單元大得多，因此FPGA是細(xì)粒的。

CPLD的功能塊

CPLD最基本的單元是宏單元(見圖1的左側(cè))。一個(gè)宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)

乘積項(xiàng)作為其輸入)及其它有用特性。

因?yàn)槊總€(gè)宏單元用了16個(gè)乘積項(xiàng)，因此設(shè)計(jì)人員可部署大量的組合邏輯而不用增加額外

的路徑。這就是為何CPLD被認(rèn)為是“邏輯豐富”型的。

宏單元以邏輯模塊的形式排列(LB)，每個(gè)邏輯模塊由16個(gè)宏單元組成(見圖1中間)。宏單

元執(zhí)行一個(gè)AND操作，然后一個(gè)OR操作以實(shí)現(xiàn)組合邏輯。

每個(gè)邏輯群有8個(gè)邏輯模塊，所有邏輯群都連接到同一個(gè)可編程互聯(lián)矩陣(見圖1)。

圖1　宏單元、邏輯模塊和邏輯群結(jié)構(gòu)

每個(gè)群還包含兩個(gè)單端口邏輯群存儲(chǔ)器模塊和一個(gè)多端口通道存儲(chǔ)器模塊。前者每模塊

有8,192b存儲(chǔ)器，后者包含4,096b專用通信存儲(chǔ)器且可配置為單端口、多端口或帶專用

控制邏輯的FIFO。

CPLD有什麼好處？

I/O數(shù)量多

CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù)，有時(shí)甚至高達(dá)70%。

時(shí)序模型簡(jiǎn)單

CPLD優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡(jiǎn)單且可預(yù)測(cè)的時(shí)序模型。這種簡(jiǎn)單的時(shí)序模

型主要應(yīng)歸功于CPLD的粗粒度特性。

圖2　帶路由通道的CPLD結(jié)構(gòu)-----------（注意放大看清圖片可通過另存后打開方法實(shí)

現(xiàn)）

圖2是一個(gè)組合tPD的路徑(tPD是指一個(gè)邏輯途徑上引腳到引腳之間的傳輸延遲)。CPLD可

在給定的時(shí)間內(nèi)提供較寬的相等狀態(tài)，而與路由無(wú)關(guān)。這一能力是設(shè)計(jì)成功的關(guān)鍵，不

但可加速初始設(shè)計(jì)工作，而且可加快設(shè)計(jì)調(diào)試過程。

粗粒CPLD結(jié)構(gòu)的優(yōu)點(diǎn)

CPLD是粗粒結(jié)構(gòu)，這意味著進(jìn)出器件的路徑經(jīng)過較少的開關(guān)，相應(yīng)地延遲也小。因此，

與等效的FPGA相比，CPLD可工作在更高的頻率，具有更好的性能。

CPLD的另一個(gè)好處是其軟件編譯快，因?yàn)槠湟子诼酚傻慕Y(jié)構(gòu)使得布放設(shè)計(jì)任務(wù)更加容易

執(zhí)行。

細(xì)粒FPGA結(jié)構(gòu)的優(yōu)點(diǎn)

FPGA是細(xì)粒結(jié)構(gòu)，這意味著每個(gè)單元間存在細(xì)粒延遲。如果將少量的邏輯緊密排列在一

起，F(xiàn)PGA的速度相當(dāng)快。然而，隨著設(shè)計(jì)密度的增加，信號(hào)不得不通過許多開關(guān)，路由

延遲也快速增加，從而削弱了整體性能。CPLD的粗粒結(jié)構(gòu)卻能很好地適應(yīng)這一設(shè)計(jì)布局

的改變。

靈活的輸出引腳

CPLD的粗粒結(jié)構(gòu)和時(shí)序特性可預(yù)測(cè)，因此設(shè)計(jì)人員在設(shè)計(jì)流程的后期仍可以改變輸出引

腳，而時(shí)序仍保持不變。

CPLD中的嵌入式存儲(chǔ)器

　　CPLD內(nèi)置冗余高速通信存儲(chǔ)器，其集成的FIFO和雙端口控制邏輯可確保高速運(yùn)行。

這使得用戶的設(shè)計(jì)僅需較少的邏輯資源就可獲得較高的性能。

　　有了集成的FIFO控制邏輯，用戶就無(wú)須手工創(chuàng)建邏輯。它還節(jié)省了設(shè)計(jì)人員的編程

資源。

　　例如，CPLD的真正雙端口RAM包含專用仲裁邏輯。當(dāng)?shù)刂窙_突發(fā)生時(shí)，這種邏輯就可

提供仲裁功能，無(wú)須從可編程門創(chuàng)建仲裁邏輯。CPLD還集成了帶標(biāo)識(shí)邏輯的FIFO。

Cypress Delta39K具有5倍于同樣密度FPGA的存儲(chǔ)器容量：

CPLD

FPGA

Device

RAM

RAM

Device

50K

120kb

64kb

50Kb

100K

240kb

80kb

100Kb

200K

480kb

112kb

200K

對(duì)于那些需要大存儲(chǔ)器的設(shè)計(jì)，較低密度的CPLD就可滿足要求，成本也相應(yīng)較低。這顯

然在成本和功耗方面是一大優(yōu)勢(shì)。

為什么CPLD和FPGA需要不同的邏輯設(shè)計(jì)技巧？

FPGA是細(xì)粒器件，其基本單元和路由結(jié)構(gòu)都比CPLD的小。FPGA是“寄存器豐富”型的(即

其寄存器與邏輯門的比例高)，而CPLD正好相反，它是“邏輯豐富”型的。

很多設(shè)計(jì)人員偏愛CPLD是因?yàn)樗?jiǎn)單易用和高速的優(yōu)點(diǎn)。CPLD更適合邏輯密集型應(yīng)用，

如狀態(tài)機(jī)和地址解碼器邏輯等。而FPGA則更適用于CPU和DSP等寄存器密集型設(shè)計(jì)。

新的CPLD封裝

CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個(gè)封裝內(nèi)集成了

FLASH存儲(chǔ)器和CPLD，無(wú)須外部引導(dǎo)單元，從而可降低設(shè)計(jì)復(fù)雜性并節(jié)省板空間。在給定

的封裝尺寸內(nèi)，有更高的器件密度共享引腳輸出。這就為設(shè)計(jì)人員提供了“放大”設(shè)計(jì)

的便利，而無(wú)須更改板上的引腳輸出。

CPLD的功耗

與同樣密度的FPGA相比，CPLD的待機(jī)功耗更低。

CPLD

FPGA

器件

待機(jī)電流（在Vcc 為1.8V時(shí)）

50K

300μA

200mA

100K

600μA

200mA

200K

1.25mA

300mA

CPLD特別適合那些要求低功耗和低溫度的電池供電應(yīng)用，像手持設(shè)備。

CPLD設(shè)計(jì)實(shí)例

本設(shè)計(jì)在UMTS基站的預(yù)失真模塊中采用Delta39K CPLD。

這是一種存儲(chǔ)器密集型的應(yīng)用，因此Delta 39K特別合適?？蛻舯容^鐘愛Cypress CPLD的

存儲(chǔ)器和邏輯的比例，以及存儲(chǔ)器的速度。集成的存儲(chǔ)器控制邏輯可確保存儲(chǔ)器高速運(yùn)

行，這絕對(duì)是Delta39K的一大優(yōu)勢(shì)。選擇Delta39K的其它因素還包括CPLD結(jié)構(gòu)的簡(jiǎn)單且

可預(yù)測(cè)的時(shí)序模型，以及其多種可支持工業(yè)溫度范圍的型號(hào)。

圖3　采用CPLD的基站設(shè)計(jì)實(shí)例

CPLD和PSI可編程PHY器件

集成的可編程PHY現(xiàn)已可用，這是Cypress可編程串行接口(PSITM)器件的一種。Cypress

的PSI器件集成了可編程邏輯和串行接口，是一種具有可變數(shù)據(jù)速率的靈活方案。它還符

合Bellcore抖動(dòng)兼容性等多個(gè)標(biāo)準(zhǔn)，而且集成了在每個(gè)通道上帶有CDR的8/10B編解碼功

能。

高速可編程PHY尤其適合典型線卡應(yīng)用中的端口和背板方案。SERDES、CDR和可編程邏輯

的有機(jī)集成可讓用戶快速地創(chuàng)建定制方案，并集中在接口的并行方面。它可支持邏輯和

PHY的軟件仿真。

圖4 高速PSI結(jié)構(gòu)

頻率輕快的可編程PHY特別適于背板應(yīng)用，可支持多個(gè)標(biāo)準(zhǔn)，如千兆以太網(wǎng)、Fibre Cha

nnel、SMPTE和HDTV等。“頻率輕快”的PSI在單個(gè)芯片上混合了從200 Mbps到12 Gbps的

本文所描述的布局規(guī)劃技巧同樣適用于常規(guī)的CPLD設(shè)計(jì)和可編程PHY。可編程PHY可能是

最基本的數(shù)據(jù)通信器件，可實(shí)現(xiàn)用戶邏輯和靈活串行接口的無(wú)縫集成。

小結(jié)

許多設(shè)計(jì)人員都熟悉傳統(tǒng)的PLD，并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。CPLD為ASI

C和FPGA設(shè)計(jì)人員提供了一種很好的替代方案，可讓他們以更簡(jiǎn)單、方便易用的結(jié)構(gòu)實(shí)現(xiàn)

其設(shè)計(jì)。CPLD現(xiàn)已達(dá)到數(shù)十萬(wàn)門的密度，并可提供當(dāng)今通信設(shè)計(jì)所需的高性能。大于50

萬(wàn)門的設(shè)計(jì)仍需ASIC和FPGA，但對(duì)于小型設(shè)計(jì)，CPLD不失為一個(gè)高性價(jià)比的替代方案。

二、簡(jiǎn)述FPGA與CPLD在硬件結(jié)構(gòu)上的區(qū)別?

 FPGA與CPLD的區(qū)別

 系統(tǒng)的比較,與大家共享：

盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn),但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn):

①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時(shí)序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。

②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。

③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,FPGA主要通過改變內(nèi)部連線的布線來(lái)編程;FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。

④FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。

⑤CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無(wú)需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。而FPGA的編程信息需存放在外部存儲(chǔ)器上,使用方法復(fù)雜。

⑥CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于FPGA是門級(jí)編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式的。

⑦ 在編程方式上,CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD又可分為在編程 器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu) 點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。

⑧CPLD保密性好,FPGA保密性差。

⑨一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。

隨 著復(fù)雜可編程邏輯器件(CPLD)密度的提高,數(shù)字器件設(shè)計(jì)人員在進(jìn)行大型設(shè)計(jì)時(shí),既靈活又容易,而且產(chǎn)品可以很快進(jìn)入市場(chǎng)。許多設(shè)計(jì)人員已經(jīng)感受到 CPLD容易使用、時(shí)序可預(yù)測(cè)和速度高等優(yōu)點(diǎn),然而,在過去由于受到CPLD密度的限制,他們只好轉(zhuǎn)向FPGA和ASIC?，F(xiàn)在,設(shè)計(jì)人員可以體會(huì)到密度 高達(dá)數(shù)十萬(wàn)門的CPLD所帶來(lái)的好處。

CPLD結(jié)構(gòu)在一個(gè)邏輯路徑上采用1至16個(gè)乘積項(xiàng),因而大型復(fù)雜設(shè)計(jì)的運(yùn)行速度可以預(yù)測(cè)。因此,原有設(shè)計(jì) 的運(yùn)行可以預(yù)測(cè),也很可靠,而且修改設(shè)計(jì)也很容易。CPLD在本質(zhì)上很靈活、時(shí)序簡(jiǎn)單、路由性能極好,用戶可以改變他們的設(shè)計(jì)同時(shí)保持引腳輸出不變。與 FPGA相比,CPLD的I/O更多,尺寸更小。

如今,通信系統(tǒng)使用很多標(biāo)準(zhǔn),必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLD可讓設(shè)備做 出相應(yīng)的調(diào)整以支持多種協(xié)議,并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為系統(tǒng)設(shè)計(jì)人員帶來(lái)很大的方便,因?yàn)樵跇?biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件設(shè) 計(jì),然后再修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延遲特性比純軟件方案更好,它的NRE費(fèi)用低於ASIC,更靈活,產(chǎn)品也可以更快入市。 CPLD可編程方案的優(yōu)點(diǎn)如下：

●邏輯和存儲(chǔ)器資源豐富(Cypress Delta39K200的RAM超過480 Kb)

●帶冗余路由資源的靈活時(shí)序模型

●改變引腳輸出很靈活

●可以裝在系統(tǒng)上后重新編程

●I/O數(shù)目多

●具有可保證性能的集成存儲(chǔ)器控制邏輯

●提供單片CPLD和可編程PHY方案

由于有這些優(yōu)點(diǎn),設(shè)計(jì)建模成本低,可在設(shè)計(jì)過程的任一階段添加設(shè)計(jì)或改變引腳輸出,可以很快上市

CPLD的結(jié)構(gòu)

CPLD是屬於粗粒結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的比例高)和高度靈活的路由資源。CPLD的路由是連接在一起的,而FPGA的路由是分割開的。FPGA可能更靈活,但包括很多跳線,因此速度較CPLD慢。

CPLD以群陣列（array of clusters）的形式排列,由水平和垂直路由通道連接起來(lái)。這些路由通道把信號(hào)送到器件的引腳上或者傳進(jìn)來(lái),并且把CPLD內(nèi)部的邏輯群連接起來(lái)。

CPLD之所以稱作粗粒,是因?yàn)?/span>,與路由數(shù)量相比,邏輯群要大得到。CPLD的邏輯群比FPGA的基本單元大得多,因此FPGA是細(xì)粒的。

CPLD的功能塊

CPLD最基本的單元是宏單元。一個(gè)宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)乘積項(xiàng)作為其輸入)及其它有用特性。

因?yàn)槊總€(gè)宏單元用了16個(gè)乘積項(xiàng),因此設(shè)計(jì)人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認(rèn)為是“邏輯豐富”型的。

宏單元以邏輯模塊的形式排列(LB),每個(gè)邏輯模塊由16個(gè)宏單元組成。宏單元執(zhí)行一個(gè)AND操作,然后一個(gè)OR操作以實(shí)現(xiàn)組合邏輯。

每個(gè)邏輯群有8個(gè)邏輯模塊,所有邏輯群都連接到同一個(gè)可編程互聯(lián)矩陣。

每個(gè)群還包含兩個(gè)單端口邏輯群存儲(chǔ)器模塊和一個(gè)多端口通道存儲(chǔ)器模塊。前者每模塊有8,192b存儲(chǔ)器,后者包含4,096b專用通信存儲(chǔ)器且可配置為單端口、多端口或帶專用控制邏輯的FIFO。

CPLD有什麼好處？

I/O數(shù)量多

CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù),有時(shí)甚至高達(dá)70%。

時(shí)序模型簡(jiǎn)單

CPLD優(yōu)于其它可編程結(jié)構(gòu)之處在于它具有簡(jiǎn)單且可預(yù)測(cè)的時(shí)序模型。這種簡(jiǎn)單的時(shí)序模型主要應(yīng)歸功于CPLD的粗粒度特性。

CPLD可在給定的時(shí)間內(nèi)提供較寬的相等狀態(tài),而與路由無(wú)關(guān)。這一能力是設(shè)計(jì)成功的關(guān)鍵,不但可加速初始設(shè)計(jì)工作,而且可加快設(shè)計(jì)調(diào)試過程。

粗粒CPLD結(jié)構(gòu)的優(yōu)點(diǎn)

CPLD是粗粒結(jié)構(gòu),這意味著進(jìn)出器件的路徑經(jīng)過較少的開關(guān),相應(yīng)地延遲也小。因此,與等效的FPGA相比,CPLD可工作在更高的頻率,具有更好的性能。

CPLD的另一個(gè)好處是其軟件編譯快,因?yàn)槠湟子诼酚傻慕Y(jié)構(gòu)使得布放設(shè)計(jì)任務(wù)更加容易執(zhí)行。

細(xì)粒FPGA結(jié)構(gòu)的優(yōu)點(diǎn)

FPGA是細(xì)粒結(jié)構(gòu),這意味著每個(gè)單元間存在細(xì)粒延遲。如果將少量的邏輯緊密排列在一起,FPGA的速度相當(dāng)快。然而,隨著設(shè)計(jì)密度的增加,信號(hào)不得不通過許多開關(guān),路由延遲也快速增加,從而削弱了整體性能。CPLD的粗粒結(jié)構(gòu)卻能很好地適應(yīng)這一設(shè)計(jì)布局的改變。

靈活的輸出引腳

CPLD的粗粒結(jié)構(gòu)和時(shí)序特性可預(yù)測(cè),因此設(shè)計(jì)人員在設(shè)計(jì)流程的后期仍可以改變輸出引腳,而時(shí)序仍保持不變。

新的CPLD封裝

CPLD 有多種密度和封裝類型,包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個(gè)封裝內(nèi)集成了FLASH存儲(chǔ)器和CPLD,無(wú)須外部引導(dǎo)單元,從而可降低設(shè)計(jì)復(fù)雜性并節(jié)省 板空間。在給定的封裝尺寸內(nèi),有更高的器件密度共享引腳輸出。這就為設(shè)計(jì)人員提供了“放大”設(shè)計(jì)的便利,而無(wú)須更改板上的引腳輸出。

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