34：給出一個(gè)門級的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑是什么,還問給出輸入, 使得輸出依賴于關(guān)鍵路徑？
35：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?
和載流子有關(guān)，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等。
36：用mos管搭出一個(gè)二輸入與非門？
<數(shù)字電子技術(shù)基礎(chǔ)>49頁
37：畫出NOT,NAND,NOR的符號,真值表,還有transistor level的電路？
省略
38：畫出CMOS的圖,畫出tow-to-one mux gate.(威盛VIA 2003.11.06 上海筆試試題) ？
39：用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或？
其中:B連接的是地址輸入端A和A非連接的是數(shù)據(jù)選擇端,F對應(yīng)的的是輸出端,使能端固定接地置零(沒有畫出來).
40：畫出CMOS電路的晶體管級電路圖,實(shí)現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)？
41：用與非門等設(shè)計(jì)全加法器？（華為）
《數(shù)字電子技術(shù)基礎(chǔ)》57頁。 ； .
42：A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制？
F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE
43：畫出一種CMOS的D鎖存器的電路圖和版圖？
44：LATCH和DFF的概念和區(qū)別？
45：latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中latch如何產(chǎn)生的？
latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。
46：用D觸發(fā)器做個(gè)二分頻的電路？畫出邏輯電路？
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity two_de_fre is
port(clk: in std_logic;
reset:in std_logic;
clk_out: out std_logic) ;
end two_de_fre;
architecture Behavioral of two_de_fre is
signal sig_clk: std_logic;
begin
process(clk)
begin
if(reset = '1') then
sig_clk <= '0';
elsif(clk'event and clk = '1') then
sig_clk <= not sig_clk;
end if;
end process;
clk_out <= sig_clk;
end Behavioral;
顯示工程設(shè)計(jì)中一般不采用這樣的方式來設(shè)計(jì)，二分頻一般通過DCM來實(shí)現(xiàn)。通過DCM得到的分頻信號沒有相位差。
47：什么是狀態(tài)圖？
狀態(tài)圖是以幾何圖形的方式來描述時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。
48：用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢？
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity seven_counter is
port(reset:in std_logic;
clk: in std_logic;
counter_out std_logic_vector(2 downto 0));
end seven_counter;
architecture Behavioral of seven_counter is
signal sig_counter : std_logic_vector(2 downto 0);
begin
process(reset,clk)
begin
if(reset = '1') then
sig_count <= "101" ; --初值為5
elsif(clk'event and clk = '1') then
sig_count <= sig_count + 1;
end if;
end process;
counter_out <= sig_counter;
end Behavioral;
15進(jìn)制計(jì)數(shù)器設(shè)計(jì)只需將counter_out和sig_counter改為4位就行;
