電子技術課程設計報告書

  2011年 11月20日

多功能數字鐘電路的設計與制作

1 設計目的

（1）掌握數字鐘的設計、組裝和調試方法。

（2）掌握集成電路的使用方法。

2 設計思路

（1）設計脈沖發(fā)生電路。

（2）設計時鐘邏輯電路。

（3）設計時、分校準電路。

3 設計過程

3.1總體框圖

   數字鐘電路總體方框圖如圖1所示。

                             圖1系統總體框圖

   1.晶體振蕩器電路：晶體振蕩器電路給數字鐘提供一個頻率穩(wěn)定準確的32768Ｈz的方波信號，可保證數字鐘的走時準確及穩(wěn)定。不管是指針式的電子鐘還是數字顯示的電子鐘都使用了晶體振蕩器電路。

   2.分頻器電路：分頻器電路將32768HZ的高頻方波信號經32768次分頻后得到1Hz的方波信號供秒計數器進行計數。分頻器實際上也就是計數器。

   3.時間計數器電路：時間計數電路由秒個位和秒十位計數器、分個位和分十位計數器及時個位和時十位計數器電路構成，其中秒個位和秒十位計數器、分個位和分十位計數器為60進制計數器，根據設計要求，時個位和時十位計數器為24進制計數器。

   4.譯碼驅動電路：譯碼驅動電路將計數器輸出的8421BCD碼轉換為數碼管需要的邏輯狀態(tài)，并且為保證數碼管正常工作提供足夠的工作電流。

   5.整點報時電路：在時間出現整點前數秒內,數字鐘會自動報時,以示提醒.其作用方式是發(fā)出連續(xù)的或有節(jié)奏的音頻聲波,較復雜的也可以是實時語音提示。

  3.2方案設計與論證

3.2.1脈沖產生電路

     方案一：由集成電路定時器555與RC組成的多諧振蕩器作為時間標準信號源。

    圖2  555與RC組成的多諧振蕩器圖

     用555組成的脈沖產生電路: R1=15*103Ω，R2=68*103Ω，C=10μF ，則555所產生的脈沖的為:f=1.43/[(R1+2*R2)*103*10*106=0.947Hz,而設計要求為1Hz,因此其誤差為5.3%,在精度要求不是很高的時候可以使用。

     方案二:振蕩器是數字鐘的核心。振蕩器的穩(wěn)定度及頻率的精確度決定了數字鐘計時的準確程度，通常選用石英晶體構成振蕩器電路。石英晶體振蕩器的作用是產生時間標準信號。因此，一般采用石英晶體振蕩器經過分頻得到這一時間脈沖信號。

圖3 石英晶體振蕩器圖

     石英晶體振蕩電路:采用的32768晶體振蕩電路,其頻率為32768Hz,然后再經過15分頻電路可得到標準的1Hz的脈沖輸出.R的阻值,對于TTL門電路通常在0.7～2KΩ之間;對于CMOS門則常在10～100MΩ之間。

     綜上分析，從電路的穩(wěn)定性的角度考慮，選擇方案二，以石英晶體振蕩電路作為最穩(wěn)定的信號

3.2.2時間計數器電路

     方案一:74LS90

圖4 74ls90管腳圖                                圖5 74ls192管腳圖

     74LS90是異步二—五—十進制加法計數器，它既可以作二進制加法計數器，又可以作五進制和十進制加法計數器。

     通過不同的連接方式，74LS90可以實現四種不同的邏輯功能；而且還可借助R0(1)、R0(2)對計數器清零，借助S9(1)、S9(2)將計數器置9。其具體功能詳述如下：

(1)計數脈沖從CP1輸入，QA作為輸出端，為二進制計數器。

(2)計數脈沖從CP2輸入，QDQCQB作為輸出端，為異步五進制加法計數器。

(3)若將CP2和QA相連，計數脈沖由CP1輸入，QD、QC、QB、QA作為輸出端，則構成異步8421碼十進制加法計數器。

(4)若將CP1與QD相連，計數脈沖由CP2輸入，QA、QD、QC、QB作為輸出端，則構成異步5421碼十進制加法計數器。

(5)清零、置9功能。

     方案二:74LS192

TCD 錯位輸出端（低電平有效） TCU 進位輸出端（低電平有效）

CPD 減計數時鐘脈沖輸入端（上升沿有效）CPU 加計數時鐘脈沖輸入端（上升沿有效）

MR 異步清除端  P0～P3 并行數據輸入端   Q0～Q3并行數據輸出端

PL 異步并行置入控制端（低電平有效）

74ls90相對穩(wěn)定，有二、五、十三種進制可以選擇，能直接實現秒分個位十進制和時時位的二進制，利用強制清零可以實現六進制，74ls192同樣可以實現這些功能，卻沒有

74ls90穩(wěn)定，但74ls90在實現時12翻1時比較困難，74ls192可以用置數這一功能來實現，所以實驗采用74ls192

     綜上所述，計數部分電路選用方案二，用74ls192來實現數字鐘分秒時之間的轉換

3.2.3校時電路

     方案一：通常，校正時間的方法是：首先截斷正常的計數通路，然后再進行人工出觸發(fā)計數或將頻率較高的方波信號加到需要校正的計數單元的輸入端，校正好后，再轉入正常計時狀態(tài)即可。根據要求，數字鐘應具有分校正和時校正功能，因此，應截斷分個位和時個位的直接計數通路，并采用正常計時信號與校正信號可以隨時切換的電路接入其中。圖6所示為所設計的校時電路。

圖 6 方案一校正電路圖

     方案二：在剛開電源時時分秒可能為任意數值，所以需要調整，置開關為手動調節(jié)檔，分別對時分進行調節(jié)。原理是在S1接通時屏蔽了秒十位進位脈沖，此時分計數脈沖為輸入的1Hz信號；S2接通時屏蔽了分十位進位脈沖，此時時計數脈沖為連續(xù)1Hz信號，所以可以實現快速調節(jié)，多了0.01uf的電容防抖動。

     方案一簡單但如果開關不是防抖動開關就會出現校時不是按照安一次開關就變一次來，方案二加了防抖電路和防抖電容，使校時系統更穩(wěn)定。

綜上所述，選擇方案二為校時電路。

圖7 方案二校正電路圖

4單元電路的設計

4.1時間脈沖產生電路的設計

數字鐘的晶體振蕩器輸出頻率較高，為了得到1Hz的秒信號輸入，需要對振蕩器的輸出信號進行分頻。通常實現分頻器的電路是計數器電路，一般采用多級2進制計數器來實現。這里可選多極２進制計數電路CD4060和CD4040來構成分頻電路。CD4060和CD4040在數字集成電路中可實現的分頻次數最高，而且CD4060還包含振蕩電路所需的非門，使用更為方便。

CD4060計數為１４級２進制計數器，可以將32768Ｈz的信號分頻為２Ｈz，根據CD4060的內部結構及特性原理，CD4060的時鐘輸入端兩個串接的非門，因此可以直接實現振蕩和分頻的功能。

CD4060計數器的計數模數為4096（ ）。如將32768Hz信號分頻為1Hz，則需外加一個8分頻計數器，故一般較少使用CD4040來實現分頻。

綜上所述，可選擇CD4060同時構成振蕩電路和分頻電路。在MR和RS之間接入振蕩器外接元件可實現振蕩，并利用時計數電路中多一個2分頻器（后述）可實現15級2分頻，即可得1Hz信號。

4.2 60進制計數器的設計

“秒”計數器電路與“分”計數器電路都是60進制，它由一級10進制計數器和一級6進制計數器連接構成。如圖4所示由74ls192構成的60進制計數器。

由于74ls192本來就是10進制計數，所以各位直接MR接低電平，UP接時鐘脈沖就可以實現十進制，當個位“Q3Q2Q1Q0”為“1001”時 Q3為“1”通過非門為“0”，“Q3Q2Q1Q0”變?yōu)椤?/SPAN>0000”時Q3為“1”，通過非門為“1”，即產生一上升沿，實現個位進數。

當十位“Q3Q2Q1Q0”由0101變?yōu)?/SPAN>0110時，Q1Q2通過一與門輸出由0變?yōu)?/SPAN>1，接MR清零，由于是異步清零，所以不會輸出0110，即實現6進制，Q1Q2通過一與門輸出由0變?yōu)?/SPAN>1，產生一上升沿，實現進位。

圖8 60進制計數器電路圖

4.3 12進制計數器的設計

當十位計數狀態(tài)為Q3Q2Q1Q0為0000時，與非門被封鎖恒為1，PL為1，個位為10進制計數，即時計數的1到9。

到9后進位同秒分個位進位。當十位計數狀態(tài)為Q3Q2Q1Q0為0001時，若個位Q3Q2Q1Q0為0011，與非門輸出0，PL為0，置數，設定D3D2D1D0為0001，則個位由2變1，與非門通過一非門接十位清零端，個位Q3Q2Q1Q0為0011，與非門輸出0，經非門為1，MR為1，強制清零，由1變零，綜合個位十位即實現了12變1，此設計就是以此來實現12進制。

個位Q3通過一個非門接十位脈沖端，當個位“Q3Q2Q1Q0”為“1001”時 Q3為“1”通過非門為“0”，“Q3Q2Q1Q0”變?yōu)椤?/SPAN>0000”時Q3為“1”，通過非門為“1”，即產生一上升沿，實現個位十進數。

圖9 3 24進制計數器圖

4.4 譯碼及驅動顯示電路

譯碼電路的功能是將“秒”、“分”、“時”計數器的輸出代碼進行翻譯，變成相應的數字。本次設計使用7SEG-BCD數碼管，但由于7SEG-BCD數碼管市場很難買到，所以使用74ls48和共陰數碼管代替。74LS48芯片可以直接對8421BCD碼進行譯碼，而且74LS48芯片具有脈沖消隱輸入、消隱輸入、燈測試輸入端可以對電路進行簡單測試，方便測試電路和檢查錯誤。把它對應的管腳與數碼管管連接起來。就組成了顯示電路。見圖所示。

圖10譯碼及驅動顯示電路圖

4.5 校時電路的設計

數字種啟動后,每當數字鐘顯示與實際時間不符進,需要根據標準時間進行校時。校“秒”時，采用等待校時。?！胺帧?、“時”的原理比較簡單，采用加速校時。

對校時電路的要求是 :

1．在小時校正時不影響分和秒的正常計數 。

2．在分校正時不影響秒和小時的正常計數 。

如圖11所示，當開關打向上時，因為校正信號和0相與的輸出為0，而開關的另一端接高電平，正常輸入信號可以順利通過與或門，故校時電路處于正常計時狀態(tài)；當開關打向下時，情況正好與上述相反，這時校時電路處于校時狀態(tài)，進位脈沖被屏蔽，進位信號始終為0，按一下按鈕開關既有一個高電平輸入，此時進位信號變?yōu)?/SPAN>1，0變1，由一上升脈沖，分（時）個位可進一位，由此來實現校時。與非門可選74LS00，非門則可用與非門2個輸入端并接來代替節(jié)省芯片。因此實際使用時，須對開關的狀態(tài)進行消除抖動處理，圖11為加2個0.01uF的電容。

圖11 校時電路圖

4.6 總體電路框圖

圖12 電路總圖