PLL的結(jié)構(gòu)和功能看起來(lái)十分簡(jiǎn)單，但實(shí)際上卻非常復(fù)雜，因而即使是最好的電路設(shè)計(jì)者也很難十分順利地完成PLL的設(shè)計(jì)(圖1)。現(xiàn)代ASIC的電源電壓與其核心薄氧化器件的閥值電壓相比余量有限，因而要在ASIC設(shè)計(jì)中加入PLL變得越來(lái)越困難。通常，包含PLL的ASIC器件不但要滿(mǎn)足操作頻率指標(biāo)，還要保持電源電壓的靈活性。但減小電源電壓會(huì)使PLL的噪聲性能下降。

對(duì)ASIC設(shè)計(jì)者而言，他們應(yīng)該認(rèn)識(shí)到PLL設(shè)計(jì)中潛在的那些會(huì)影響性能的因素，并且清楚怎樣描述PLL的性能以及哪些因素會(huì)影響芯片的時(shí)間性能。有了這些認(rèn)識(shí)之后，他們才能更正確地決定使用哪種PLL以及如何以最佳的方式將其集成到芯片設(shè)計(jì)中去。

PLL的結(jié)構(gòu)和工作原理

要想正確地評(píng)價(jià)一個(gè)PLL的性能，首先必須了解其結(jié)構(gòu)和工作原理。PLL的主要結(jié)構(gòu)十分簡(jiǎn)單。它由一個(gè)鑒相器、一個(gè)充電泵、一個(gè)環(huán)路濾波器和一個(gè)壓控振蕩器(VCO)構(gòu)成。PLL電路在啟動(dòng)時(shí)處于“失鎖”狀態(tài)，這時(shí)，VCO分頻后的輸出頻率與參考信號(hào)的頻率無(wú)關(guān)。

在PLL環(huán)路處于失鎖狀態(tài)時(shí)，參考時(shí)鐘的上升沿與VCO輸出時(shí)鐘的上升沿之間存在一個(gè)相位差，這個(gè)相位差經(jīng)過(guò)積分之后，反饋回來(lái)控制VCO的輸出頻率，使之向參考時(shí)鐘的頻率靠近，直到鎖定。一旦PLL進(jìn)入“鎖定”狀態(tài)，鑒相器檢測(cè)出來(lái)的相位誤差就接近0，因?yàn)榇藭r(shí)VCO的頻率和相位都與參考時(shí)鐘的頻率和相位對(duì)齊。鑒相器只對(duì)分頻后的VCO輸出信號(hào)與參考時(shí)鐘進(jìn)行比較，因而PLL的實(shí)際輸出頻率比參考頻率高N倍。因此，PLL還可以實(shí)現(xiàn)倍頻功能。

另外，在ASIC設(shè)計(jì)中，如果反饋路徑上也存在時(shí)鐘分布的話(huà)，PLL會(huì)將這個(gè)分布時(shí)鐘信號(hào)也與參考信號(hào)對(duì)齊，這樣就能夠有效減小由時(shí)鐘分布引起的延遲。

PLL的組成模塊中可以包含不同數(shù)量的模擬電路和數(shù)字電路，甚至可以是全數(shù)字電路。但不論一個(gè)PLL是由模擬電路或是數(shù)字電路組成，它所實(shí)現(xiàn)的功能都是模擬的，即產(chǎn)生一個(gè)與參考時(shí)鐘頻率相同的時(shí)鐘信號(hào)并使其相位與參考時(shí)鐘對(duì)齊。但就象其他的模擬模塊一樣，PLL中的模塊也很容易受噪聲等模擬因素的影響。而且如今的ASIC又常常工作于一個(gè)十分苛刻的混合信號(hào)環(huán)境中，噪聲在這種環(huán)境下幾乎無(wú)法避免。因此，如果一個(gè)PLL不能很好地對(duì)噪聲作出反應(yīng)，那么它的輸出時(shí)鐘相位就可能與其理想值不符，產(chǎn)生一個(gè)時(shí)變的偏移。

這種輸出時(shí)鐘相位發(fā)生的時(shí)變的偏移通常被稱(chēng)做抖動(dòng)。抖動(dòng)會(huì)破壞建立時(shí)間，從而嚴(yán)重影響內(nèi)部定時(shí)通道的工作。而且抖動(dòng)還會(huì)影響片外接口，破壞其建立和保持時(shí)間，從而導(dǎo)致數(shù)據(jù)傳輸發(fā)生錯(cuò)誤。

PLL的許多性能因素都會(huì)影響其設(shè)計(jì)(例如環(huán)路不穩(wěn)定、可跟蹤的頻率范圍不夠、鎖定問(wèn)題以及靜態(tài)相差等)，其中最重要的和最難妥善處理的一項(xiàng)就是輸出抖動(dòng)。

在ASIC設(shè)計(jì)中，片內(nèi)和片外的噪聲源會(huì)產(chǎn)生電源噪聲和基板噪聲，這兩種噪聲與數(shù)據(jù)無(wú)關(guān)，而且二者都可能含有很寬范圍的頻率成分，包括低頻成分。一般情況下，基板噪聲中所含的低頻成分沒(méi)有電源噪聲那么多，因?yàn)榛搴碗娫措妷褐g不會(huì)產(chǎn)生很大的直流壓降。但在最壞的條件下，PLL中的電源噪聲和基板噪聲電平分別可以達(dá)到電源額定電壓的10%和5%。

基板噪聲的確切值取決于芯片加工中所使用的基板的特性。為了降低死鎖的風(fēng)險(xiǎn)，許多芯片在加工過(guò)程中都采用了將輕摻雜晶體用于與之同類(lèi)的重?fù)诫s基板上的工藝。但這種基板會(huì)在片上遠(yuǎn)距離傳送基板噪聲，因而就很難通過(guò)保護(hù)環(huán)和附加的基板抽頭來(lái)消除噪聲。

電源噪聲和基板噪聲都會(huì)引起VCO的輸出信號(hào)發(fā)生頻率變化，并使其相位也發(fā)生變化。這種相位變化會(huì)一個(gè)周期接一個(gè)周期地累積，直到噪聲脈沖變?nèi)趸騊LL將這種噪聲引起的頻率誤差糾正過(guò)來(lái)。PLL糾正這種頻率誤差的速度受環(huán)路帶寬限制。由于PLL中參考信號(hào)和輸出信號(hào)之間的相位誤差也會(huì)一個(gè)周期接一個(gè)周期地累積，所以低頻的方波噪聲信號(hào)會(huì)引起最嚴(yán)重的輸出抖動(dòng)。若PLL為欠阻尼，那么頻率處于環(huán)路帶寬附近的噪聲所帶來(lái)的抖動(dòng)就會(huì)更嚴(yán)重。另外，如果輸入?yún)⒖夹盘?hào)發(fā)生抖動(dòng)，而這個(gè)抖動(dòng)的頻率也位于環(huán)路帶寬附近，那么 PLL會(huì)將這個(gè)抖動(dòng)放大。當(dāng)該P(yáng)LL為欠阻尼時(shí)，這種情況尤為明顯。

輸出抖動(dòng)的類(lèi)型

測(cè)量輸出抖動(dòng)的方法有很多種，有的以絕對(duì)時(shí)間作參考，有的以另一個(gè)信號(hào)為參考，還有一種則是以輸出時(shí)鐘本身為參考。通過(guò)第一種方法測(cè)量出的抖動(dòng)通常叫做絕對(duì)抖動(dòng)或長(zhǎng)期抖動(dòng)，通過(guò)第二種方法測(cè)量出的抖動(dòng)叫做跟蹤抖動(dòng)(當(dāng)此處所指的另一個(gè)信號(hào)為參考信號(hào)時(shí)，這種抖動(dòng)叫做輸入到輸出的抖動(dòng))。如果參考信號(hào)的周期性很好，沒(méi)有抖動(dòng)的話(huà)，那么輸出信號(hào)的絕對(duì)抖動(dòng)與跟蹤抖動(dòng)相等。抖動(dòng)的第三種測(cè)量方法以輸出時(shí)鐘自己作為參考信號(hào)，通過(guò)這種方法測(cè)出的抖動(dòng)叫循環(huán)抖動(dòng)或周期抖動(dòng)。周期抖動(dòng)測(cè)量的是單個(gè)時(shí)鐘周期內(nèi)，或在幾個(gè)時(shí)鐘周期的時(shí)間寬度內(nèi)，輸出時(shí)鐘的相位發(fā)生的時(shí)變偏移，后一種抖動(dòng)叫做N周期抖動(dòng)。

輸出抖動(dòng)可以用有效值或峰峰值表示。有效值抖動(dòng)只能夠描述一種應(yīng)用，例如在少數(shù)時(shí)鐘邊緣上出現(xiàn)的時(shí)移大大超出了有效值定義的時(shí)候。峰峰值抖動(dòng)則只用來(lái)描述不允許時(shí)移超過(guò)某絕對(duì)值的應(yīng)用，例如在同步數(shù)字系統(tǒng)中，只有采用峰峰值抖動(dòng)來(lái)描述輸出抖動(dòng)。因?yàn)閷?duì)工作于這類(lèi)系統(tǒng)中的芯片而言，如果在建立或保持時(shí)間內(nèi)無(wú)法實(shí)現(xiàn)鎖定，那么后面的一切功能都無(wú)法實(shí)現(xiàn)，這種后果將是災(zāi)難性的。

通過(guò)不同測(cè)量方式得到的抖動(dòng)，其重要性也因PLL應(yīng)用環(huán)境的不同而有所變化。一般來(lái)說(shuō)，周期抖動(dòng)對(duì)于所有PLL應(yīng)用都很重要；跟蹤抖動(dòng)則在接口應(yīng)用中比較重要(這時(shí)PLL的輸出時(shí)鐘用于驅(qū)動(dòng)數(shù)據(jù)到另一個(gè)時(shí)鐘域或從另一個(gè)時(shí)鐘域中將數(shù)據(jù)采樣出來(lái))；而長(zhǎng)期抖動(dòng)有時(shí)在涉及時(shí)鐘倍頻的應(yīng)用中比較重要。

周期抖動(dòng)中只測(cè)量單時(shí)鐘周期內(nèi)相位時(shí)變的偏移，而PLL中的相位誤差會(huì)在多個(gè)時(shí)鐘周期內(nèi)累積。因此，由電源噪聲和基板噪聲引起的PLL跟蹤抖動(dòng)在累積后就有可能比周期抖動(dòng)大好幾倍。但是片上的時(shí)鐘分布網(wǎng)絡(luò)抗電源噪聲和基板噪聲的能力通常很弱，這又會(huì)引起附加抖動(dòng)，從而導(dǎo)致周期抖動(dòng)變大。如果PLL設(shè)計(jì)能夠較好地利用這一特性，那么能觀測(cè)到的跟蹤抖動(dòng)可能還不到周期抖動(dòng)的3倍。

倍頻PLL中，如果在每個(gè)參考信號(hào)周期的開(kāi)始處，前一到兩個(gè)輸出周期時(shí)間內(nèi)出現(xiàn)周期性的干擾，也會(huì)使周期抖動(dòng)增大。這種干擾是由鑒相器的系統(tǒng)殘留誤差引起的。

要想正確地測(cè)量抖動(dòng)是一件比較具有挑戰(zhàn)性的工作。如果PLL的目標(biāo)工作環(huán)境是一個(gè)有噪聲的混合信號(hào)環(huán)境，那么就必須在一個(gè)與之相當(dāng)?shù)脑肼暛h(huán)境下來(lái)測(cè)量抖動(dòng)。在干凈的低噪環(huán)境下，測(cè)量會(huì)得到一個(gè)優(yōu)化的但容易對(duì)人們產(chǎn)生誤導(dǎo)的抖動(dòng)值。如果在PLL的模擬電源上加上人為噪聲，并注意捕獲結(jié)果最差時(shí)噪聲的頻率成分，那么我們會(huì)發(fā)現(xiàn)：對(duì)長(zhǎng)期抖動(dòng)和跟蹤抖動(dòng)而言，會(huì)造成最差噪聲環(huán)境的信號(hào)是一種方波信號(hào)，其頻率等于或低于環(huán)路帶寬，大約只有PLL最小工作頻率的二十分之一；對(duì)周期抖動(dòng)而言，會(huì)造成最差噪聲環(huán)境的信號(hào)也是一種方波，但這種方波的特點(diǎn)是其邊緣變化時(shí)間小于PLL輸出時(shí)鐘的一個(gè)周期，并且其頻率低于參考信號(hào)頻率(但可以高于環(huán)路帶寬)。

在進(jìn)行任何抖動(dòng)測(cè)量之前，首先應(yīng)該測(cè)量電源噪聲。只有表面貼裝元件才能用于電源噪聲耦合網(wǎng)絡(luò)。盡管PLL會(huì)在電源上產(chǎn)生一個(gè)附加的高頻噪聲，但該噪聲與PLL輸出有關(guān)，因此在測(cè)量電源噪聲時(shí)應(yīng)將其忽略。

圖2給出一個(gè)例子，例中在外加噪聲的條件下，通過(guò)電路板的建立和可選芯片的建立描述了PLL的特性。將一個(gè)外部脈沖發(fā)生器和一個(gè)低頻方波噪聲結(jié)合起來(lái)，送入AVDD(PLL的模擬正電源)進(jìn)行電源噪聲測(cè)試，或送入AVDD和AVSS(PLL的模擬負(fù)電源)進(jìn)行基板噪聲測(cè)試。VSS決定了芯片的基板電位，因此將噪聲同等地送入AVDD和AVSS等效于將噪聲直接加在基板上。只要電源允許，那么對(duì)于任何電路板都可以通過(guò)重復(fù)以上操作得到其電源噪聲特性，包括生產(chǎn)板在內(nèi)。

周期抖動(dòng)可以這樣測(cè)量：將PLL的輸出接入一個(gè)示波器，觀察某時(shí)鐘邊緣與一周期后下一個(gè)相應(yīng)時(shí)鐘邊緣之間的時(shí)移。跟蹤抖動(dòng)和長(zhǎng)期抖動(dòng)則可以這樣測(cè)量：將PLL的參考輸入也接入示波器，觀察PLL輸出信號(hào)的第一個(gè)邊緣相對(duì)參考輸入的時(shí)移。如果參考輸入和PLL輸出信號(hào)都通過(guò)相似的路徑達(dá)到芯片外的示波器，就可以看到：與PLL無(wú)關(guān)的、時(shí)鐘輸出路徑的周期抖動(dòng)是可以消除的。周期抖動(dòng)和跟蹤抖動(dòng)及長(zhǎng)期抖動(dòng)的測(cè)量都應(yīng)該在參考時(shí)鐘基本不含噪聲的前提下進(jìn)行。