越來越多的人簡單地將DAC視作具有數字輸入和一個模擬輸出的器件。但模擬輸出取決于是否存在稱為基準電壓源的模擬輸入，且基準電壓源的精度幾乎始終是DAC絕對精度的限制因素。在匹配基準電壓源和數據轉換器時，基準電壓源向導(Voltage Reference Wizard)等設計工具非常有用。

有些ADC和DAC內置基準電壓源，而有些則沒有。有些ADC使用電源作為基準電壓源。不幸的是，與ADC/DAC基準電壓源相關的標準是少之又少。有些情況下，內置基準電壓源的轉換器通常可以通過以更為精密和穩(wěn)定的外部基準電壓源覆蓋或替換內部基準電壓源來提高直流精度。其它情況下，通過使用外部低噪聲基準電壓源，也可以改善高分辨率ADC的無噪聲碼分辨率。

各種各樣的ADC和DAC以各種各樣的方式支持使用外部基準電壓源來替代內部基準電壓源。圖1所示為一些常見配置（但顯然并不是全部）。

圖1：一些常見的ADC/DAC基準電壓源選項

• 圖1A所示為需要外部基準電壓源的轉換器。通常建議在ADC/DAC REF IN引腳附近添加合適的去耦電容。

  
  

• 圖1B所示為內置基準電壓源的轉換器，其中基準電壓源也引出到器件上的某個引腳。

  
  

• 圖1C所示為采用內部或外部基準電壓源但需要額外封裝引腳的轉換器。

  
  

• 圖1D所示為使用是外部基準電壓源，REF OUT保持懸空，且外部基準電壓源經過去耦后施加于REF IN引腳。

  
  

• 圖1E所示為使用單個封裝引腳以外部基準電壓源來覆蓋驅動內部基準電壓源的配置。

  
  

• 圖1F顯示的是如何連接外部基準電壓源來覆蓋內部基準電壓源。

雖然基準電壓源元件本身可以是帶隙型、嵌入式齊納型或XFET?型，但實際上所有基準電壓源都具有某種類型的輸出緩沖器運算放大器。運算放大器將基準電壓源元件與輸出端隔離開來并還提供驅動功能。不過，這種運算放大器必須遵守與運算放大器穩(wěn)定性相關的一般通則，而這就是基準電壓源去耦話題與本文討論相關的原因所在。

DAC的模擬輸出可能是電壓或電流。兩者情況下，可能都需要知道輸出阻抗。如果對電壓輸出進行了緩沖，則輸出阻抗將很低。而電流輸出和未緩沖的電壓輸出將存在較高阻抗，并還可能具有電抗性分量以及純粹的電阻性分量。在有些DAC架構的輸出結構中，輸出阻抗與DAC上的數字碼字成函數關系。

理論上，電流輸出應當連接到電阻為零歐姆的地電位。在實際應用中，該輸出將采用非零阻抗和電壓。“順從性”標題下只是定義了該輸出可耐受的電壓偏差大小，端接電流輸出DAC時應當注意到此項技術規(guī)格。適合視頻、RF或IF應用的大多數高速DAC具有電流輸出，旨在直接驅動源和負載端接電纜。

在許多應用中，需要將DAC的差分輸出轉換成適合驅動同軸線路的單端信號。只要無需低頻響應，那么通過RF變壓器便可輕松地實現(xiàn)這點。圖2所示為這種方法的典型示例。DAC的高阻抗電流輸出與50Ω電阻差分端接，從而將變壓器的源阻抗定義為50Ω。

圖2：差分變壓器耦合

變壓器不僅用于將差分輸出轉換成單端信號，而且還將DAC的輸出與LC濾波器的抗性負載隔離開來，因而可以改善整體失真性能。

需要低至DC的頻率響應時，可以連接運算放大器作為差分轉單端轉換器來獲取單端輸出。在圖3中，運算放大器AD8055用于實現(xiàn)高帶寬和低失真。這項技術用于代替直接I/V轉換，從而防止高壓擺率DAC電流導致放大器過載和引入失真。必須小心地處理使DAC輸出電壓位于其順從電壓額定值范圍之內。

圖3：采用雙電源運算放大器時的差分直流耦合輸出

只要運算放大器的共模電壓設為中間電源電壓(+2.5 V)，則圖3中的電路經過改良后可以采用單電源供電。具體如圖4所示。此共模電壓可以使用電阻分壓器從+5V電源產生，或直接從+2.5V基準電壓源產生。如果使用+5V電源來提供共模電壓，則必須進行深度去耦，以免放大電源噪聲。

圖4：采用單電源運算放大器時的差分直流耦合輸出

通過使用單個運算放大器作為I/V轉換器，便可輕松執(zhí)行單端電流電壓轉換，如圖5所示。

圖5：適用于16位精密DAC AD768的單端I/V運算放大器接口

但是應注意，與差分工作模式相比，以這種方式使用DAC的單端輸出時，共模抑制性能將下降，且2階失真產物將增加。CF反饋電容應當進行優(yōu)化，以在電路中實現(xiàn)最佳脈沖響應。圖中給出的等式僅供參考。

基于R-2R的電流輸出DAC的輸出阻抗與碼字有關，因此其輸出必須驅動運算放大器的虛擬地，以便維持線性。圖6所示為一種合適的接口電路。

圖6：AD5545/AD5555雙通道16/14位R-2R電流輸出DAC接口

如果要求從電流輸出DAC獲得緩沖差分電壓輸出，則可以使用AD813x系列差分放大器，如圖7所示。

圖7：使用差分放大器AD8138來對高速DAC進行緩沖

DAC輸出電流首先流過25Ω電阻而轉換成電壓。接著，使用AD8138將電壓放大5倍。這項技術用于代替直接I/V轉換，從而防止高壓擺率DAC電流導致放大器過載和引入失真。必須小心地處理使DAC輸出電壓位于其順從電壓額定值范圍之內。

最早的單芯片DAC幾乎不包含邏輯電路，且數字輸入必須維持并行數據，才能維持數字輸出。而今，幾乎所有DAC都會被鎖存，且只需向其中寫入數據，而不用去維持。有些器件甚至具有非易失性鎖存器并可在關斷時記住設置。

DAC輸入結構存在無數變化形式，幾乎所有都稱為“雙緩沖”。雙緩沖DAC具有兩組鎖存器。數據最初鎖存在第一級中，然后傳輸到第二級，如圖8所示。

圖8：雙緩沖DAC允許復雜輸入結構和同步更新

雙緩沖DAC這種配置非常有用，具體有以下幾種原因。

1）其允許以多種不同方式將數據輸入DAC。如果DAC沒有鎖存器或具有一個鎖存器，則必須以并行方式同時加載所有位，否則其加載期間的輸出可能會與其實際內容或目標內容完全不同。然而，雙緩沖DAC可以加載并行數據、串行數據、4位或8位字或任何其它內容，并且在新數據加載完成且DAC收到更新指令之前，輸出不會受到影響。

2）通過以并行方式驅動所有開關并以DAC輸出數據速率更新單個鎖存器，可以最大程度地減少各個開關之間的時間偏斜。這樣可以最大程度地減少毛刺脈沖并改善失真性能。

3）可以同步更新多個DAC。數據依次載入各DAC的第一級，當一切就緒之后，即會同時更新所有DAC的輸出緩沖器。在許多DAC應用中，數個DAC的輸出必須同時變化，而通過雙緩沖結構可以非常輕松地實現(xiàn)這點。

當并行數據速率超過約100 MSPS時，由于不太可能會產生CMOS邏輯電平以上的瞬變干擾，因此通常使用低電平電流模式差分邏輯（PECL、較低級別的PECL或LVDS等）(見圖9)。這樣可幫助最大程度地減少因碼相關毛刺而產生的失真。

圖9：LVDS驅動器

ADC寬帶孔徑抖動tj、轉換器SNR和滿量程正弦波模擬輸入頻率f之間的關系如下：

這種關系同樣適用于重構DAC。該等式假定使用的是理想ADC/DAC，其中唯一誤差源是時鐘抖動。SNR測量的帶寬為奈奎斯特帶寬DC至fc/2，其中fc是DAC更新速率。等式1還假定采用的是滿量程正弦波輸出。

應注意，等式1中的tj是采樣時鐘抖動tjc和ADC內部孔徑抖動tja兩者相加；這兩個術語并不相關，因此是在方和根(rss)基礎上相加的：

另一方面，高速重構DAC并未內置采樣保持放大器，因此沒有內部孔徑抖動規(guī)格。雖然DAC存在內部時鐘抖動分量，但由于主要抖動源是外部時鐘抖動， 通常并不測量或指定該分量。

圖10：抖動引起的理論SNR和ENOB與滿量程正弦波模擬輸出頻率之間的關系

圖10繪制出了等式1的曲線圖并以圖形形式顯示了各種滿量程模擬輸出頻率抖動如何導致SNR下降（注意，此處假定tj包含所有抖動源，包括內部DAC抖動）。

有效位數(ENOB)和信納比(SINAD)之間存在非常有用的關系，具體如下：

出于討論目的，假定DAC并無失真，因此SINAD=SNR，等式3變?yōu)椋?/span>

圖10左側垂直軸上的SNR值已經使用等式4轉換成右側垂直軸上的ENOB值。

為了顯示這些抖動值的重要性，請考慮與一組邏輯門相關的均方根(RMS)抖動典型值，如圖11所示。

圖11：典型邏輯門的均方根(RMS)抖動

圖12顯示的是與圖10相同的數據，但其中針對各種分辨率要求繪制出與模擬輸出頻率成函數關系的最大允許抖動。根據最大輸出頻率和ENOB中所需分辨率來選擇采樣時鐘發(fā)生器類型，應以此圖片作為大概準則。

圖12：振蕩器要求與分辨率和模擬輸出頻率之間的關系

這部分介紹了假設抖動僅由內部DAC抖動和外部時鐘抖動組成時SNR上的抖動效應。不過，無論DAC或采樣時鐘振蕩器的規(guī)格如何，不當的布局、接地和去耦技術可造成額外的時鐘抖動，進而顯著降低動態(tài)性能。

若將采樣時鐘信號與具有噪聲的數字信號并行布線，肯定會因雜散耦合而導致性能下降。實際上，若將來自并行輸出ADC的高速數據耦合到采樣時鐘，不僅會導致噪聲增加，而且還可能造成額外的諧波失真，因為數字輸出瞬態(tài)電流包含的能量與信號有關。