3D NAND指的是閃存芯片的存儲單元是 3D 的。此前的閃存多屬于平面閃存 (Planar NAND)，而3D NAND，顧名思義，即是指立體結構的閃存。如果平面閃存是平房，那 3D NAND 就是高樓大廈。把存儲單元立體化，意味著每個存儲單元的單位面積可以大幅下降。下圖為三星Planar NAND 發(fā)展至 3D NAND (V-NAND) 的示意圖。

圖片來源 : 三星V-NAND technology White Paper (Modified by Author)

左邊二個是 Planar NAND，只是存儲單元結構不同，由浮動柵結構 (Floating Gate) 遷移至電荷擷取閃存，即上圖中的 2D CTF (Charge Trap Flash)。然后是將 2D CTF 存儲單元 3D 化變成 3D CTF 存儲單元 (上圖的 3D CTF)，最后通過工藝技術提升逐漸往上增加存儲單元的層數(shù)（Layer ），把存儲單元像蓋大樓一樣越做越多層。三星的 3D V-NAND 存儲單元的層數(shù) (Layer) 由 2009 年的 2-layer 逐漸提升至 24-layer、64-layer，今年已經(jīng)達到 96-layer。

圖片來源 : 三星V-NAND technology White Paper (Modified by Author)

近幾年來國際原廠先后投入 3D NAND 研發(fā)。各家的 3D NAND 存儲單元及技術都不相同，也幾乎每家公司都已宣布開發(fā)出 96 層 3D NAND。

多層單元 (Multi-Level Cell)

一般正常的存儲單元，不管是 DRAM、SRAM、FLASH、ROM 等等，都只存儲一個比特 (Bit) 的資料 (稱為 SLC，Single-Level Cell)。為能更縮小存儲單元尺寸，除了運用工藝持續(xù)做小及將存儲單元 3D 化外，各廠商也積極思考增加每存儲單元能存儲的 bit 數(shù)目。當一個存儲單元可以存儲二個 bit 時 (稱為 MLC，Multi-Level Cell)，其存儲單元尺寸等同于減少一半 ; 存儲三個 bit (稱為 TLC，Triple-Level Cell)，則尺寸等同于原有的 1/3 ; 四個 bit (稱為 QLC，Quad-Level Cell)，則存儲單元尺寸只剩原有的 1/4。

SLC 存儲一個 bit 數(shù)據(jù)，也就是二個狀態(tài) (0，1) ; MLC 存儲二個 bit 數(shù)據(jù)，所以是四個狀態(tài) (00，01，10，11) ; TLC 三個 bit，八個狀態(tài) (000，001，010，011，100，101，110，111) ; QLC 四個 bit，十六個狀態(tài) (0000，0001，…. 1111)，如下圖所示。

圖片來源 : Micron Official Website (Modified by Author)

天下沒有白吃的午餐，魚與熊掌不可兼得，存儲單元尺寸降低的代價是設計難度的提高以及性能的降低。為什么會如此？又是一個簡單的算數(shù)問題。假設存儲單元電壓是 1.8V，對 SLC 而言，一個 bit 有二個狀態(tài)，平均分配 1.8V 電壓，每個狀態(tài)可以分到 0.9V。對 MLC 而言，四個狀態(tài)平均分配電壓，每個狀態(tài)可以分到 0.45V，以此類推，TLC 每個狀態(tài)只可以分到 0.225V，而 QLC 更慘，每個狀態(tài)只可以分到 0.1125V。在這么小的電壓下，這么多的狀態(tài)以極小的電壓區(qū)隔，電壓區(qū)隔越小越難控制，干擾也越復雜，而這些問題都會影響 TLC 或 QLC 閃存的性能、可靠性及穩(wěn)定性。

如上圖所示，越往右，存儲單元相對尺寸越小，因而成本越低。但其編程/擦除周期 (Program/Erase Cycle，簡稱 P/E Cycle，也有人稱為擦寫次數(shù)) 會大幅降低，同時讀、寫及擦除所需的時間也會增加 (性能降低)。擦寫次數(shù)的降低為這項技術帶來相當大的爭議，因為擦寫次數(shù)代表這閃存的壽命長短。如同上圖所示，從 SLC 到 QLC，擦寫次數(shù)由 10 萬次降到只有1000次。

原廠采用系統(tǒng)設計來彌補這項缺點。通過系統(tǒng)控制平均分攤每一個區(qū)塊的擦寫次數(shù)，故障的區(qū)塊也會被尚未使用的區(qū)塊替換，以確保了閃存能持續(xù)運行。即使每個存儲單元只有1000次擦寫次數(shù)，整顆閃存仍然可以從容的應付我們?nèi)粘Ｊ褂玫男枨?。當然，這樣的結果使得 TLC 或 QLC 只適用于消費者個人使用 (例如 SSD)，它是無法滿足 Data Center 之類的企業(yè)需求的，因為商用，例如資料處理中心 (Data  Processing Center)，的存儲設備，其擦寫頻率是相當相當高的。

硅穿孔技術 (TSV，Through Silicon Via)

硅穿孔技術其實與 3D NAND 工藝無關，嚴格來說，它屬于一種封裝技術。會拿出來講主要是一方面它可讓 3D NAND 閃存更上層樓，容量加大好幾倍。另一個原因是因為有些人把它跟 3D NAND 存儲單元的 layer 層數(shù)混淆了，他們把 32、64 或 96-layer 3D NAND 描述為把 32、64 或 96 個晶粒 (Die) 堆疊在一起，這是很大的誤解。

TSV 技術已普遍用于 DRAM及 Flash 產(chǎn)品。以往一個 IC 芯片 (Chip) 只封裝一顆晶粒，漸漸地為了降低成本、節(jié)省主機板空間及提高性能，多芯片封裝 (MCP，Multi-Chip Package) 開始盛行 (如下圖左方圖示)。TSV 則是以工藝方式將 IC 基板 (Substrate) 穿孔，填入金屬，讓上下晶粒直接相導通 (如下圖右方圖示)，不僅省去像左方圖示所顯示封裝打線 (Bonding)，更能進一步提升 DRAM 或 Flash 單顆芯片的容量、訊號品質、傳輸性能，以及降低傳導雜訊干擾。

圖片來源 : 3D NAND Flash Memory - Toshiba (Modified by Author)

目前各家量產(chǎn)的 3D NAND 芯片大多只以 TSV 堆疊到 8 或 16 層 3D NAND 晶粒 (Die)。下表范例為東芝的 512GB (Gigabyte)/1TB (Terabyte) 閃存產(chǎn)品介紹，你可以清楚看到它使用 48-layer 的 3D NAND 存儲工藝制造出容量為 512 Gb (Gigabit) 的閃存晶粒，再以 TSV 技術分別堆疊 8 或 16 個 die (在下表中是以 Number of Stacks 來表示堆疊數(shù)目) 來做出 512 GB (512Gb x 8) 或 1TB (512Gb x 16) 的閃存芯片。(注 : 小寫的 b 代表 bit (比特)，大寫 B 代表 byte (字節(jié))，一個 byte 等于 8 個 bits)。

圖片來源 : AnandTech Post : Toshiba Weds 3D NAND and TSV

所以，一個 NAND 閃存的晶粒 (die)，運用 3D NAND 技術，可以把多達 96-layer 的存儲單元堆疊在一起，像蓋摩天大樓一樣。而為了增加每個封裝芯片 (Chip) 的容量，廠商再把8個或16個晶粒 (die) 以TSV 的技術疊在一起去封裝成芯片。