DCI技術(shù)概述
隨著FPGA芯片越大而且系統(tǒng)時鐘越高，PCB板設(shè)計以及結(jié)構(gòu)設(shè)計變得越難，隨著速率的提高，板間的信號完整性變的非常關(guān)鍵，PCB板上若有關(guān)鍵信號，那么需要進行阻抗匹配，從而避免信號的反射和震蕩。Xilinx公司提供DCI可以在芯片內(nèi)部進行阻抗匹配，匹配電阻更加接進芯片，可以減少元器件，節(jié)省PDB板面積，并且也更方便走線。

傳統(tǒng)的阻抗匹配是在PCB板上端接一個電阻。理想情況下，源端輸出阻抗認為是很小的，而接受端的輸入阻抗認為是很大，在實際電路中都可以不去考慮，只考慮PCB上的走線，從接收端看過去PCB特征阻抗應該等于端接電阻，這樣電流從源端流向接收端才不會導致反射。

阻抗匹配原理
阻抗匹配是指負載阻抗與激勵源內(nèi)部阻抗互相適配，得到最大功率輸出的一種工作狀態(tài)。對于不同特性的電路，匹配條件是不一樣的。在純電阻電路中，當負載電阻等于激勵源內(nèi)阻時，則輸出功率為最大，這種工作狀態(tài)稱為匹配，否則稱為失配。當激勵源內(nèi)阻抗和負載阻抗含有電抗成份時，為使負載得到最大功率，負載阻抗與內(nèi)阻必須滿足共扼關(guān)系，即電阻成份相等，電抗成份只數(shù)值相等而符號相反。這種匹配條件稱為共扼匹配。

在高速的設(shè)計中，阻抗的匹配與否關(guān)系到信號的質(zhì)量優(yōu)劣。阻抗匹配的技術(shù)可以說是豐富多樣，但是在具體的系統(tǒng)中怎樣才能比較合理的應用，需要衡量多個方面的因素。例如我們在系統(tǒng)中設(shè)計中，很多采用的都是源段的串連匹配。對于什么情況下需要匹配，采用什么方式的匹配，為什么采用這種方式。例如：差分的匹配多數(shù)采用并聯(lián)終端匹配；時鐘采用串聯(lián)源端匹配。

串聯(lián)源端匹配
串聯(lián)源端匹配的理論出發(fā)點是在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負載端反射回來的信號發(fā)生再次反射。

串聯(lián)終端匹配后的信號傳輸具有以下特點：
1、由于串聯(lián)匹配電阻的作用，驅(qū)動信號傳播時以其幅度的50％向負載端傳播。
2、信號在負載端的反射系數(shù)接近＋1，因此反射信號的幅度接近原始信號幅度的50％。
3、反射信號與源端傳播的信號疊加，使負載端接受到的信號與原始信號的幅度近似相同。
4、負載端反射信號向源端傳播，到達源端后被匹配電阻吸收。
5、反射信號到達源端后，源端驅(qū)動電流降為0，直到下一次信號傳輸。

相對串聯(lián)匹配來說，不要求信號驅(qū)動器具有很大的電流驅(qū)動能力。選擇串聯(lián)源端匹配電阻值的原則很簡單，就是要求匹配電阻值與驅(qū)動器的輸出阻抗之和與傳輸線的特征阻抗相等。理想的信號驅(qū)動器的輸出阻抗為零，實際的驅(qū)動器總是有比較小的輸出阻抗，而且在信號的電平發(fā)生變化時，輸出阻抗可能不同。比如電源電壓為＋4.5V的CMOS驅(qū)動器，在低電平時典型的輸出阻抗為37Ω，在高電平時典型的輸出阻抗為45Ω[4]；TTL驅(qū)動器和CMOS驅(qū)動一樣，其輸出阻抗會隨信號的電平大小變化而變化。因此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓撲結(jié)構(gòu)的信號網(wǎng)路不適合使用串聯(lián)終端匹配，所有的負載必須接到傳輸線的末端?？梢钥闯觯幸欢螘r間負載端信號幅度為原始信號幅度的一半。顯然這時候信號處在不定邏輯狀態(tài)，信號的噪聲容限很低。

串聯(lián)匹配是最常用的終端匹配方法。它的優(yōu)點是功耗小，不會給驅(qū)動器帶來額外的直流負載，也不會在信號和地之間引入額外的阻抗；而且只需要一個電阻元件。

并聯(lián)終端匹配

并聯(lián)終端匹配的理論出發(fā)點是在信號源端阻抗很小的情況下，通過增加并聯(lián)電阻使負載端輸入阻抗與傳輸線的特征阻抗相匹配，達到消除負載端反射的目的。實現(xiàn)形式分為單電阻和雙電阻兩種形式。

并聯(lián)終端匹配后的信號傳輸具有以下特點：
1、 驅(qū)動信號近似以滿幅度沿傳輸線傳播；
2、 所有的反射都被匹配電阻吸收；
3、 負載端接受到的信號幅度與源端發(fā)送的信號幅度近似相同。

在實際的電路系統(tǒng)中，芯片的輸入阻抗很高，因此對單電阻形式來說，負載端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等。假定傳輸線的特征阻抗為50Ω，則 R值為50Ω。如果信號的高電平為5V，則信號的靜態(tài)電流將達到100mA。由于典型的TTL或CMOS電路的驅(qū)動能力很小，這種單電阻的并聯(lián)匹配方式很少出現(xiàn)在這些電路中。

雙電阻形式的并聯(lián)匹配，也被稱作戴維南終端匹配，要求的電流驅(qū)動能力比單電阻形式小。這是因為兩電阻的并聯(lián)值與傳輸線的特征阻抗相匹配，每個電阻都比傳輸線的特征阻抗大?？紤]到芯片的驅(qū)動能力，兩個電阻值的選擇必須遵循三個原則：

⑴兩電阻的并聯(lián)值與傳輸線的特征阻抗相等；

⑵與電源連接的電阻值不能太小，以免信號為低電平時驅(qū)動電流過大；

⑶與地連接的電阻值不能太小，以免信號為高電平時驅(qū)動電流過大。

傳統(tǒng)的終端匹配要求電阻盡量靠近芯片管腳，不但增加了PCB的布線的難度，而且還增加了元器件的數(shù)量。

DCI技術(shù)
根據(jù)I/O的電平標準，DCI技術(shù)可以控制驅(qū)動器的輸出阻抗，也可以在驅(qū)動器或者接收器上添加并行終端。目的都是精確的匹配傳輸線上的特征阻抗。DCI技術(shù)根據(jù)VRP和VRN上的高精度參考電阻計算I/O內(nèi)部的阻抗。并且可以持續(xù)補償因為溫度和電壓變化引起的阻抗變化。

對于阻抗控制驅(qū)動器，DCI使阻抗匹配外部的兩個參考電阻，或者匹配這兩個參考電阻的一半。
對于并行終端，包括發(fā)送器和接收器，DCI技術(shù)讓終端電阻更加接近輸出驅(qū)動器或者輸入buffer。 對于7系列FPGA，DCI技術(shù)只用在HP I/O bank,對HR I/O bank 并不適用。Xilinx DCI使用兩個復用管腳來調(diào)整驅(qū)動器的阻抗或者并聯(lián)終端電阻。這兩個管腳分別是VRN 和VRP。VRN必須通過一個參考電阻Rref上拉到VCCO，而VRP則必須通過一個參考電阻Rref下拉到地。這個Rref的阻值一般等于PCB走線的特征阻抗或者是這個阻抗的2倍。

要在設(shè)計中使用DCI技術(shù)，需要滿足以下條件：
? 該信號管腳是在HP I/O BANK,并且在約束中聲明該管腳的標準是帶有DCI的。
? 在VRN上接一個高精度的參考電阻上拉到Vcco。
? 在VRP上接一個高精度的參考電阻下拉到地。
? VRN和VRP都在同一個HP BANK，除非使用了DCI疊代，DCI迭代只需要HP master BANK的。

DCI計算可以通過DCIRESET原語進行復位。通過發(fā)送RST高脈沖給DCIRESET，DCI開始計算阻抗值并且此時所有使用了DCI的I/O都不工作，直到LOCKED信號拉高為止。

阻抗控制驅(qū)動器
對于阻抗控制驅(qū)動器，DCI提供兩種阻抗匹配類型：
? 和參考電阻相等

? 等于參考電阻的一半

這種的話，R必須等于2Z0，電平標準要選擇DCI_DV2，如LVDCI_DV2_15、LVDCI_DV2_18的原語，使用這種方式主要是為了降低靜態(tài)功耗。

并聯(lián)終端(分立電阻)
對于并聯(lián)終端，DCI使用一種戴維南等效電路或者分立電阻，使用Vcco/2的電平。

其戴維南等效電路是如下圖：

適合于分立電阻的DCI電平標準如下表：

三態(tài)DCI
對于有些電平標準，如SSTL和HSTL的一級標準僅僅支持單向信號，而二級標準既支持單向也支持雙向信號，當分立終端在使用時，DCI只控制分立終端的阻抗而不是驅(qū)動器的阻抗，所以對于雙向信號來說，當它作為驅(qū)動器時，需要關(guān)閉分立終端的應用。XILINX提供了一個DCI-T的標準來滿足這一要求，只需要將相應的電平標準改成這種帶有DCI-T的就行。三態(tài)DCI只適合于雙向信號。適用三態(tài)DCI的電平標準如下表：

DCI所有的電平標準如下表。

DCI迭代
7系列FPGA可以使用DCI迭代，DCI迭代就是同在一列的 I/O BANK可以共享一對參考電阻，即只要這一列的I/O BANK中的master BANK的RFN和RFP接了相應的電阻后，其他的slave BANK的RFN和RFP都不需要再接參考電阻了。這樣大大減少了元器件數(shù)量同時也減少了功耗。

DCI迭代需要遵循如下規(guī)則：
? 需要DCI迭代的管腳必須在同一列BANK上。
? 同一列BANK需要分成MASTER和SLAVE BANK，他們應該有共同的Vcco和Vref。
? 在同一列BANK上，但是沒有使用DCI技術(shù)的BANK可以不遵循第二條規(guī)則。
? 為了實現(xiàn)這個DCI迭代，需要使用DCI_CASCADE Constraint。

約束語法規(guī)則：
CONFIG DCI_CASCADE = " ...";

例如：
CONFIG DCI_CASCADE = "11 13 15 17";

總之，對于7系列FPGA要正確使用DCI技術(shù)的話，要做如下：

? Vcco必須是基于合適的電平標準。

? 使用正確的DCI I/O BUFFER通過電平標準屬性或者在HDL中例化的代碼中。

? DCI技術(shù)要求相應的BANK中VRN和VRP管腳用來連接正確的參考電阻，對于DCI迭代技術(shù)則只要master bank中的VRN和VRP管腳用來連接正確的參考電阻。有一種情況就是當DCI（帶阻抗控制驅(qū)動器）只作為輸入時，并且這些管腳又是僅有的使用了DCI電平的管腳，那么該BANK不需要將VRN和VRP接參考電阻。這些電平標準有以下這些。

? 遵守DCI I/O BANKING規(guī)則
1）同一BANK的輸入管腳或者使用了DCI迭代的同一組的BANK的輸入管腳 ，其參考電壓Vref必須是一致的。

2）在同一個BANK中Vcco必須兼容所有的輸入或輸出管腳。

3）分立終端、阻抗控制驅(qū)動器、以及半阻抗控制驅(qū)動器，可以在同一BANK中同時存在。

DCI使用案例

注意
LVDS和LVDS25是不能使用DCI技術(shù)來進行終端匹配的，它只能通過內(nèi)部終端電阻來進行匹配如下圖所示。