來(lái)源：內(nèi)容由半導(dǎo)體行業(yè)觀察（ID:icbank）編譯自「anandtech」，謝謝。

英特爾在其服務(wù)器平臺(tái)的競(jìng)爭(zhēng)中面臨的一個(gè)關(guān)鍵缺陷是核心數(shù)量——其他公司正在通過以下兩種途徑之一實(shí)現(xiàn)更多的核心：更小的核心，或連接在一起的單個(gè)chiplet。

在 2021 年架構(gòu)日，英特爾披露了有關(guān)其下一代至強(qiáng)可擴(kuò)展平臺(tái)的功能，其中之一是向tiled 架構(gòu)的轉(zhuǎn)變。英特爾將通過其快速嵌入式橋接器組合四個(gè) tile/chiplet，從而在更高的內(nèi)核數(shù)下實(shí)現(xiàn)更好的 CPU 可擴(kuò)展性。

作為披露的一部分，英特爾還擴(kuò)展了其新的高級(jí)矩陣擴(kuò)展 (AMX) 技術(shù)、CXL 1.1 支持、DDR5、PCIe 5.0 和加速器接口架構(gòu)，這些架構(gòu)將來(lái)可能會(huì)讓定制 Xeon CPU成為可能。

Sapphire Rapids介紹：

Sapphire Rapids (SPR) 基于Intel 7工藝構(gòu)建，這將成為英特爾用于 其Eagle Stream 平臺(tái)的下一代至強(qiáng)可擴(kuò)展服務(wù)器處理器，使用了我們上周詳細(xì)介紹的最新 Golden Cove 處理器內(nèi)核，Sapphire Rapids 將為英特爾帶來(lái)多項(xiàng)關(guān)鍵技術(shù)：加速引擎、原生半精度 FP16 支持、DDR5、300 系列 Optane DC 持久內(nèi)存、PCIe 5.0、CXL 1.1、更廣泛、更快的 UPI、其最新的橋接技術(shù) (EMIB)、新的 QoS 和遙測(cè)（telemetry）、HBM 以及工作負(fù)載專用加速。

Sapphire Rapids 將于 2022 年推出，這將成為英特爾首款利用多芯片架構(gòu)設(shè)計(jì)的現(xiàn)代 CPU 產(chǎn)品，該架構(gòu)旨在通過其嵌入式多芯片互連橋接技術(shù)最大限度地減少延遲和最大化帶寬。這個(gè)設(shè)計(jì)將允許集成更多的高性能內(nèi)核（英特爾尚未透露具體數(shù)量），重點(diǎn)是“對(duì)其客戶群來(lái)說(shuō)有個(gè)很重要的指標(biāo)，例如節(jié)點(diǎn)性能和數(shù)據(jù)中心性能”。英特爾將 SPR 稱為“十年來(lái) DC 能力的最大飛躍”。

PCIe 5.0 則是對(duì)上一代 Ice Lake PCIe 4.0 的升級(jí)，我們從 DDR4 的 6 個(gè) 64 位內(nèi)存控制器遷移到 DDR5 的 8 個(gè) 64 位內(nèi)存控制器。但更大的改進(jìn)在于內(nèi)核、加速器和封裝。

Golden Cove：具有 AMX 和 AIA 的高性能內(nèi)核

通過在其企業(yè)平臺(tái) Sapphire Rapids 和消費(fèi)者平臺(tái) Alder Lake 上使用相同的核心設(shè)計(jì)，我們?cè)?2000 年代初期看到了一些相同的協(xié)同效應(yīng)，當(dāng)時(shí)英特爾做了同樣的事情。關(guān)于Alder Lake，這里有一個(gè)快速回顧：

據(jù)英特爾稱，與 Cypress Cove 相比，新內(nèi)核在單線程工作負(fù)載中的 IPC 增益將超過 19%，而 Cypress Cove 是英特爾對(duì) Ice Lake 的反向移植。這歸結(jié)為一些重大的核心變化，包括：

• 16B → 32B length decode
• 4-wide → 6-wide decode
• 5K → 12K branch targets
• 2.25K → 4K μop cache
• 5 → 6 wide allocation
• 10 → 12 execution ports
• 352 → 512-entry reorder buffer

任何內(nèi)核的目標(biāo)都是更快地處理更多的事情，而最新一代的內(nèi)核試圖比以前做得更好。英特爾的許多變化都是有道理的。

Alder Lake 的消費(fèi)者版本核心與 Sapphire Rapids 中的服務(wù)器核心之間存在一些差異。最明顯的一個(gè)是消費(fèi)者版本沒有 AVX-512，而 SPR 將啟用它。SPR 每個(gè)內(nèi)核還有一個(gè) 2 MB 的私有二級(jí)緩存，而消費(fèi)者版本僅有 1.25 MB。除此之外，我們還討論了高級(jí)矩陣擴(kuò)展 (AMX) 和新的加速器接口架構(gòu) (AIA)。

到目前為止，在 Intel 的 CPU 內(nèi)核中，我們有標(biāo)量操作（正常）和向量操作（AVX、AVX2、AVX-512）。下一階段是專用矩陣求解器，或者類似于 GPU 中的張量核心。這就是 AMX 所做的，通過以 TMUL 指令的形式添加具有專用 AMX 指令的新可擴(kuò)展寄存器文件。

AMX 將 8 個(gè) 1024 位寄存器用于基本數(shù)據(jù)運(yùn)算（ basic data operators），并且通過內(nèi)存引用（memory references），TMUL 指令將使用這些塊寄存器對(duì)數(shù)據(jù)塊進(jìn)行操作。TMUL 通過一個(gè)內(nèi)置于內(nèi)核中的專用引擎協(xié)處理器（每個(gè)內(nèi)核有一個(gè)）來(lái)支持，而 AMX 背后的基礎(chǔ)是 TMUL 只是一個(gè)這樣的協(xié)處理器。英特爾將 AMX 設(shè)計(jì)為更廣泛的范圍，而不僅僅是這樣——如果英特爾更深入地實(shí)施其多芯片戰(zhàn)略，在某個(gè)時(shí)候我們可以看到通過 AMX 啟用自定義加速器。

英特爾確認(rèn)我們不應(yīng)該看到任何比 AVX 更糟糕的頻率下降——當(dāng)調(diào)用向量和矩陣指令時(shí)，每個(gè)內(nèi)核都有新的細(xì)粒度電源控制器。

這非常適合討論新的加速器接口 AIA。通常，在使用附加加速卡時(shí)，命令必須在內(nèi)核空間和用戶空間之間導(dǎo)航（ navigate ）、設(shè)置內(nèi)存并在多個(gè)主機(jī)之間引導(dǎo)任何虛擬化。英特爾描述其新加速引擎接口的方式類似于與 PCIe 設(shè)備交談，就好像它只是 CPU 板上的加速器，即使它是通過 PCIe 連接的。

最初，英特爾將擁有兩個(gè)功能強(qiáng)大的 AIA 硬件位。

英特爾快速輔助技術(shù) (QAT) 是我們之前見過的一種技術(shù)，因?yàn)樗故玖?Skylake Xeon 芯片組的特殊變體（需要 PCIe 3.0 x16 鏈接）以及附加 PCIe 卡——該版本將支持高達(dá)400 Gb/s 對(duì)稱加密，或高達(dá) 160 Gb/s 壓縮加 160 Gb/s 解壓同時(shí)進(jìn)行，是之前版本的兩倍。

另一個(gè)是英特爾的數(shù)據(jù)流加速器 (DSA)。 自 2019 年以來(lái)，英特爾一直在網(wǎng)絡(luò)上提供有關(guān) DSA 的文檔，稱它是一種高性能數(shù)據(jù)復(fù)制和轉(zhuǎn)換加速器，用于通過 DMA 重新映射硬件單元/IOMMU 將數(shù)據(jù)從存儲(chǔ)和內(nèi)存或系統(tǒng)的其他部分流式傳輸。DSA 是特定超大規(guī)模客戶的請(qǐng)求，他們希望將其部署在自己的內(nèi)部云基礎(chǔ)設(shè)施中，英特爾熱衷于指出一些客戶將使用 DSA，一些將使用英特爾的新基礎(chǔ)設(shè)施處理單元，而一些將使用兩者，取決于他們感興趣的集成或抽象級(jí)別。英特爾告訴我們，DSA 是對(duì) Purley (SKL+CLX) 平臺(tái)上的 Crystal Beach DMA 引擎的升級(jí)。

最重要的是，Sapphire Rapids 還支持半精度的 AVX512_FP16 指令，主要用于人工智能工作負(fù)載，作為其 DLBoost 策略的一部分。除了 INT8 和 BF16 支持外，這些 FP16 命令還可用作 AMX 的一部分。英特爾現(xiàn)在還支持 CLDEMOTE 進(jìn)行緩存行管理。

關(guān)于 CXL 的一個(gè)副詞

在 Sapphire Rapids 的演示中，英特爾一直熱衷于強(qiáng)調(diào)它將在發(fā)布時(shí)支持 CXL 1.1。CXL 是一種連接標(biāo)準(zhǔn)，旨在處理比 PCIe 做的更多的事情——除了簡(jiǎn)單地作為從主機(jī)到設(shè)備的數(shù)據(jù)傳輸之外，CXL 還支持三個(gè)分支，稱為 IO、緩存和內(nèi)存。正如 CXL 1.0 和 1.1 標(biāo)準(zhǔn)中定義的那樣，這三個(gè)標(biāo)準(zhǔn)構(gòu)成了連接主機(jī)與設(shè)備的新方法的基礎(chǔ)。

當(dāng)然，我們期望所有 CXL 1.1 設(shè)備都支持所有這三個(gè)標(biāo)準(zhǔn)。直到幾天后的 Hot Chips，我們才了解到 Sapphire Rapids 僅支持部分 CXL 標(biāo)準(zhǔn)，特別是 CXL.io 和 CXL.cache，但 CXL.memory 不會(huì)成為 SPR 的一部分。我們不確定這在多大程度上意味著 SPR 不符合 CXL 1.1，或者這對(duì) CXL 1.1 設(shè)備意味著什么——沒有 CXL.mem，如上圖所示，英特爾失去的只是 Type-2 支持。也許這更多地表明 CXL 2.0 更好地服務(wù)于 CXL 周圍的市場(chǎng)，這無(wú)疑會(huì)出現(xiàn)在以后的產(chǎn)品中。

接下來(lái)，我們將了解英特爾針對(duì) Sapphire Rapids 的全新tiled架構(gòu)。

向更多的硅前進(jìn)：連接性很重要

迄今為止，英特爾所有領(lǐng)先的至強(qiáng)可擴(kuò)展處理器都是單片的，即一塊硅。擁有單片硅有其優(yōu)勢(shì)，即內(nèi)核之間的快速硅內(nèi)互連，以及需要管理的單一電源接口。

然而，隨著我們轉(zhuǎn)向越來(lái)越小的工藝節(jié)點(diǎn)，擁有一大塊硅也有缺點(diǎn)：它們很難在沒有缺陷的情況下批量制造，如果您想要高核數(shù)版本，就會(huì)增加成本，且最終這會(huì)受到限制。

大型單片設(shè)計(jì)的替代方案是將其切成更小的硅片并將它們連接在一起。這里的主要優(yōu)點(diǎn)是更好的硅產(chǎn)量，而且還可以根據(jù)需要為不同的功能使用不同的硅進(jìn)行配置。

使用多芯片設(shè)計(jì)，您最終會(huì)得到比單片設(shè)計(jì)所能提供的更多的硅——單個(gè)硅芯片的掩模版（制造）限制為 ~700-800mm2，而多芯片處理器則要小幾個(gè)硅芯片可以放在一起，輕松推動(dòng)超過1000mm2。英特爾表示，其每塊硅片約為400mm2，總面積約為1600mm2。但多芯片設(shè)計(jì)面臨的主要挑戰(zhàn)是連接性和功耗。

將兩個(gè)芯片封裝在一個(gè)基板中的最簡(jiǎn)單方法是通過基板內(nèi)連接，或者本質(zhì)上相當(dāng)于 PCB 走線。這是一個(gè)高良率的做法，但它有上面列出的兩個(gè)缺點(diǎn)：連接性和功耗。與通過硅連接相比，通過 PCB 連接發(fā)送一點(diǎn)需要更多的功耗，但帶寬也低得多，因?yàn)樾盘?hào)不能密集打包。因此，如果沒有仔細(xì)規(guī)劃，多芯片連接產(chǎn)品在任何時(shí)候都必須知道數(shù)據(jù)有多遠(yuǎn)，這是單片產(chǎn)品很少有的問題。

解決這個(gè)問題的方法是使用更快的內(nèi)部互連。與其將這種連接性通過基板、封裝，還不如通過硅來(lái)實(shí)現(xiàn)？通過將這些連接的裸片放置在一塊硅片上，例如中介層，連接走線具有更好的信號(hào)完整性和更好的功率。使用中介層，這通常稱為 2.5D 封裝。它的成本比標(biāo)準(zhǔn)封裝技術(shù)高一點(diǎn)（也有帶邏輯的有源中介層的空間），但我們還有另一個(gè)限制，即中介層必須大于所有硅片的總和。但總的來(lái)說(shuō)，這是一個(gè)更好的選擇，特別是如果您希望您的多芯片產(chǎn)品表現(xiàn)得像整體一樣。

英特爾認(rèn)為，要克服中介層的缺點(diǎn)但仍能從有效的單片硅設(shè)計(jì)中獲益，最好的方法是創(chuàng)建位于基板內(nèi)部的超小型中介層。通過將它們預(yù)先嵌入到正確的位置，使用正確的封裝工具，兩個(gè)芯片可以放置在這個(gè)小型嵌入式多芯片互連橋 (EMIB) 上，瞧，這是一個(gè)在物理上盡可能接近單片設(shè)計(jì)的系統(tǒng).

英特爾致力于 EMIB 技術(shù)已超過十年。從我們的角度來(lái)看，該發(fā)展具有三個(gè)主要里程碑：(1) 能夠以高良率將橋嵌入到封裝中；(2) 能夠以高良率將大硅片放置在橋上；(3)能夠?qū)蓚€(gè)大功率骰子并排放置在橋上。我認(rèn)為英特爾最難解決的就是第三部分——將兩個(gè)大功率die并排放置，特別是如果芯片具有不同的熱膨脹系數(shù)和不同的熱特性，則有可能削弱基板圍繞橋或與橋本身的連接。

到目前為止，幾乎所有使用 EMIB 的英特爾產(chǎn)品都圍繞著將 CPU/GPU 連接到高帶寬內(nèi)存，這比它所連接的功耗低一個(gè)數(shù)量級(jí)。正因?yàn)槿绱?，我不相信將兩個(gè)高性能tile放在一起是可能的，直到英特爾在2019年末用EMIB將兩個(gè)高性能 FPGA tile連接成多芯片 FPGA。從那時(shí)起，英特爾在其 CPU 產(chǎn)品堆棧上啟用該技術(shù)僅，我們也終于在 Sapphire Rapids 上看到了這一點(diǎn)。

Sapphire Rapids 上的 10x EMIB

Sapphire Rapids 將使用通過 55 微米連接間距通過 10 個(gè) EMIB 連接連接的四個(gè)tiles。通常你可能認(rèn)為 2x2 的tiels陣列中，每個(gè)tile到tile連接可能需要相等的 EMIB，所以在這種情況下，每個(gè)連接有 2 個(gè) EMIB，那就是 8 個(gè)。但為什么英特爾在這里引用 了10 個(gè)？這就要從 Sapphire Rapids 的設(shè)計(jì)方式談起。

由于英特爾希望 SPR 對(duì)每個(gè)操作系統(tǒng)來(lái)說(shuō)都是單一的，因此英特爾基本上已經(jīng)在水平和垂直方向上削減了其內(nèi)核間網(wǎng)格。這樣，通過 EMIB 的每個(gè)連接都被視為網(wǎng)格上的下一步。但是英特爾的單片設(shè)計(jì)在這兩個(gè)維度上都不是對(duì)稱的——通常像 PCIe 或 QPI 這樣的特性在邊緣，而不是在每個(gè)角落的同一個(gè)地方。Intel 告訴我們，在 Sapphire Rapids 中，情況也是如此，一個(gè)維度每個(gè)連接使用 3 個(gè) EMIB，而另一個(gè)維度每個(gè)連接使用 2 個(gè) EMIB。

通過在其設(shè)計(jì)中避免嚴(yán)格的旋轉(zhuǎn)對(duì)稱，并且沒有中央 IO 集線器，英特爾非常傾向于把這個(gè)產(chǎn)品看作單片芯片 。只要tile之間的 EMIB 連接是一致的，軟件就不必?fù)?dān)心，盡管在我們?cè)谶@里獲得更多詳細(xì)信息之前，如果不經(jīng)過試圖弄清楚英特爾的網(wǎng)格設(shè)計(jì)以及額外零件都連接在一起。如果有意義的話，SPR 聽起來(lái)像是一個(gè)單片設(shè)計(jì)，而不是一個(gè)全新的多芯片設(shè)計(jì)。

英特爾今年早些時(shí)候宣布，它將使用四個(gè) HBM tiles制作 HBM 版本的 Sapphire Rapids。這些也將通過 EMIB 連接，每個(gè)tile都有一個(gè)EMIB。

全都有關(guān)Tiles

英特爾確實(shí)深入解讀了每個(gè)單獨(dú)的Tile內(nèi)部究竟有什么：

據(jù)介紹，在每個(gè)tile中有：

• 核心、緩存和網(wǎng)格
• 具有 2x64 位 DDR5 通道的內(nèi)存控制器
• UPI 鏈接
• 加速器鏈接
• PCIe 鏈路

在這種情況下，在整個(gè)演示文稿中，看起來(lái)所有四個(gè)tile都是相當(dāng)?shù)?，并且具有我上面提到的旋轉(zhuǎn)對(duì)稱性。以所呈現(xiàn)的方式制造具有此功能的硅并不像將設(shè)計(jì)鏡像并將其打印到硅晶圓上那么容易。硅片的晶面限制了設(shè)計(jì)的構(gòu)建方式，因此任何鏡像都必須完全重新設(shè)計(jì)。因此，英特爾確認(rèn)它必須使用兩組不同的掩膜來(lái)構(gòu)建 Sapphire Rapids，每組一個(gè)用于它必須制造的兩個(gè)die。然后它可以旋轉(zhuǎn)這兩個(gè)模具中的每一個(gè)以構(gòu)建 2x2 tile網(wǎng)格，如圖所示。

我們認(rèn)為，值得將英特爾的設(shè)計(jì)與 AMD 的第一代 EPYC 進(jìn)行比較。后者也使用 2x2 的小芯片設(shè)計(jì)，盡管通過封裝進(jìn)行連接。AMD 通過旋轉(zhuǎn)對(duì)稱避免了對(duì)多個(gè)硅片設(shè)計(jì)的需求——AMD 在硅片上構(gòu)建了四個(gè)die到die接口，但每次旋轉(zhuǎn)只使用三個(gè)。這是一種以芯片面積為代價(jià)的更便宜的解決方案（并且適合當(dāng)時(shí) AMD 的財(cái)務(wù)狀況），但也實(shí)現(xiàn)了一定程度的簡(jiǎn)單性。AMD 在較新的 EPYC 中的中央 IO 芯片方法完全擺脫了這個(gè)問題。從我的角度來(lái)看，如果英特爾想要擴(kuò)展到 SPR 之外，但出于不同的原因，他們將不得不朝著這個(gè)方向發(fā)展。

就目前而言，每個(gè)tile都擁有 128 位的 DDR5 內(nèi)存接口，所有四個(gè)tile共有 512 位。從物理上講，這意味著我們將看到系統(tǒng)中每個(gè)插槽有 8 個(gè)或 16 個(gè)內(nèi)存模塊的 8 個(gè) 64 位內(nèi)存控制器（從技術(shù)上講，DDR5 在單個(gè)模塊上放置了兩個(gè) 32 位通道，但目前業(yè)界還沒有一個(gè)術(shù)語(yǔ)來(lái)區(qū)分具有一個(gè) 64 位內(nèi)存通道的模塊與具有兩個(gè) 32 位內(nèi)存通道的模塊在上面。迄今為止，“通道”一詞經(jīng)常與“內(nèi)存插槽”互換，但這必須改變）。對(duì)于具有所有四個(gè)計(jì)算塊的 Sapphire Rapids 版本來(lái)說(shuō)，這完全沒問題。

添加一些 HBM和Optane

了解Sapphire Rapids 的另一個(gè)角度是他們提供了搭載 HBM 的版本。英特爾在 6 月份宣布了這一消息，但沒有太多細(xì)節(jié)。作為架構(gòu)日的一部分，英特爾表示 Sapphire Rapids 的 HBM 版本也公開，并與標(biāo)準(zhǔn) Sapphire Rapids 兼容。SPR HBM 版本的第一個(gè)客戶是阿貢國(guó)家實(shí)驗(yàn)室，作為其 Aurora Exascale 超級(jí)計(jì)算機(jī)的一部分。

該圖展示了四個(gè) HBM 連接，每個(gè)計(jì)算塊一個(gè)。然而，從封裝來(lái)看，我認(rèn)為實(shí)際上沒有足夠的空間，除非英特爾委托了一些如圖所示又長(zhǎng)又窄的新型 HBM。

盡管英特爾表示 HBM 變體將在同一個(gè)插槽中，但即使他們自己來(lái)自 Hot Chips 的幻燈片也表示不同。

此處 HBM 的封裝尺寸為 100x57mm，而 SPR 為 78x57mm。因此，除非英特爾計(jì)劃為 78x57mm 插槽提供縮小版本，否則它將位于不同的插槽中。

重要的是要注意，HBM 將在與 Optane 類似的容量中發(fā)揮作用——要么作為 HBM 平面（flat）模式，DRAM 等同于兩者，要么作為 HBM 緩存（caching ）模式，在訪問主內(nèi)存之前類似于 L4 緩存。在此之上的 Optane 也可以處于平面模式、緩存模式或作為單獨(dú)的存儲(chǔ)卷。

HBM 會(huì)增加封裝的功耗，這意味著如果 HBM 超過插槽限制，我們不太可能看到與 HBM 配對(duì)的最佳 CPU 頻率。英特爾尚未宣布 SPR 將使用多少 HBM 堆?；蛉萘浚硎舅鼈儗⑽挥谏崞飨路?。如果英特爾打算采用非標(biāo)準(zhǔn) HBM 尺寸，那么任何人都可以猜測(cè)容量是多少。但我們確實(shí)知道它將通過 EMIB 連接到tile。

關(guān)于 Optane DC 持久性內(nèi)存的旁注 – Sapphire Rapids 將支持新的 300 系列 Optane 設(shè)計(jì)。我們問英特爾這是否是 200 系列但使用 DDR5 控制器，并被告知不是，這實(shí)際上是一種新設(shè)計(jì)。更多細(xì)節(jié)敬請(qǐng)關(guān)注。

UPI 鏈接

每個(gè) Sapphire Rapids 處理器將有多達(dá)四個(gè) x24 UPI 2.0 鏈接，以連接到多插槽設(shè)計(jì)中的其他處理器。借助 SPR，英特爾的目標(biāo)是多達(dá) 8 個(gè)插槽平臺(tái)，并且為了增加帶寬已從 ICL 中的三個(gè)鏈接升級(jí)到四個(gè)（從技術(shù)上講，CLX 為 2x3），并轉(zhuǎn)向 UPI 2.0 設(shè)計(jì)。英特爾不會(huì)詳細(xì)說(shuō)明這意味著什么，但是他們將擁有新的八插槽 UPI 拓?fù)洹?/span>

當(dāng)前的英特爾超立方體

當(dāng)前的八插槽設(shè)計(jì)使用雙絞超立方體拓?fù)洌╰wisted hypercube topology）：兩組四個(gè)組成一個(gè)盒子，一對(duì)連接到另一組四個(gè)的同一頂點(diǎn)，而第二對(duì)則相反。

本質(zhì)上，每個(gè) CPU 都直接連接到其他三個(gè) CPU，而另外四個(gè) CPU 相距兩跳（wo hops away）。使用新的拓?fù)浣Y(jié)構(gòu)，每個(gè) CPU 都可以直接連接到另一個(gè) CPU，這使設(shè)計(jì)更趨向于完全連接的拓?fù)浣Y(jié)構(gòu)，但具體應(yīng)該連接到哪個(gè) CPU，英特爾尚未說(shuō)明。

安全

英特爾表示將在稍后宣布 SPR 的完整安全更新，但 MKTME 和 SGX 等功能是關(guān)鍵優(yōu)先事項(xiàng)。

結(jié)論

對(duì)我來(lái)說(shuō)，改進(jìn)的內(nèi)核、升級(jí)的 PCIe/DDR 和“作為單體出現(xiàn)”的方法是迄今為止的亮點(diǎn)。然而，仍有一些非常明顯的問題需要回答——核心數(shù)量、功耗、更低的核心數(shù)量如何工作（甚至建議 LCC 版本實(shí)際上是單片的），以及啟用 HBM 的版本會(huì)是什么樣子。HBM 版本增加了 EMIB，成本會(huì)很高，這在 AMD 的定價(jià)結(jié)構(gòu)非常有競(jìng)爭(zhēng)力的時(shí)候并不好。

預(yù)計(jì)當(dāng) Sapphire Rapids 發(fā)布時(shí)，AMD 仍將與 Milan 一起進(jìn)入市場(chǎng)（或者像一些人推測(cè)的那樣，Milan 的 3D V-Cache 版本，但沒有得到證實(shí)），并且要到 2022 年底當(dāng) AMD 推出 Zen 4 時(shí)。如果英特爾能夠執(zhí)行并將 SPR 推向市場(chǎng)，它將在吸引潛在客戶方面具有很小的時(shí)間優(yōu)勢(shì)。Ice Lake 的賣點(diǎn)在于其特定的加速器優(yōu)勢(shì)，而不是原始核心性能，我們將不得不拭目以待 Sapphire Rapids 能否帶來(lái)更多優(yōu)勢(shì)。

多年來(lái)，人們一直期待英特爾轉(zhuǎn)向企業(yè)中的 tile/chiplet 戰(zhàn)略——至少在圍欄的這一邊，自從 AMD 讓它工作并超越標(biāo)準(zhǔn)硅限制后，無(wú)論采用何種粘合劑，并將其用在硅片之間，英特爾就不得不走這條路。它已被推遲，主要是由于制造以及優(yōu)化 EMIB 之類的東西，這也需要時(shí)間。EMIB 作為一項(xiàng)技術(shù)確實(shí)令人印象深刻，但是您放在一起的芯片和橋接器越多，即使您有 99% 的成功率，這也會(huì)降低良率。但這正是英特爾一直在努力的方向，對(duì)于企業(yè)市場(chǎng)，Sapphire Rapids 是第一步。

但是，我們知道 Sapphire Rapids 處理器產(chǎn)品將不得不縮減到更少的內(nèi)核。過去，英特爾會(huì)創(chuàng)建三種不同的硅單片變體來(lái)迎合這些市場(chǎng)并優(yōu)化硅輸出，但所有處理器都將具有相同的內(nèi)存控制器數(shù)量。

這意味著，如果 SPR 將提供具有更少內(nèi)核的版本，它將創(chuàng)建沒有任何內(nèi)核的虛擬塊，但仍然根據(jù)需要保留 PCIe/DDR5，或者很簡(jiǎn)單，那些較低的內(nèi)核數(shù)量將減少內(nèi)存控制器。對(duì)于想要構(gòu)建包羅萬(wàn)象的系統(tǒng)的系統(tǒng)制造商來(lái)說(shuō)，這將是一個(gè)痛苦，因?yàn)樗麄儗⒉坏貌粸閮蓚€(gè)極端進(jìn)行構(gòu)建。

另一種選擇是英特爾擁有單片版本的 SPR，具有所有 8 個(gè)內(nèi)存通道，用于較低內(nèi)核數(shù)的設(shè)計(jì)。但此時(shí)，英特爾尚未透露將如何迎合這些市場(chǎng)。