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      Power 介紹——Leakage Power
      
                    
                    
                    
                    
      
                         mzsm
                        
                        
                        2022-06-22
                        
                             發(fā)布于湖北
                        
                    
      
                    
      
                        
                        
      
                    
      
                    
                    
      
                        
      
                            
                        
      
                        
      
                            
                                
      
                                    
                                        
      

                                        
                                        

                                        
      本公眾號【讀芯樹：duxinshu_PD】主要介紹數(shù)字集成電路物理設(shè)計相關(guān)知識，才疏學(xué)淺，如有錯誤，歡迎指正交流學(xué)習。
      這是集成電路物理設(shè)計的第四個系列【Power】的第二篇文章，本篇文章主要介紹Leakage Power相關(guān)內(nèi)容：
      01
      —
      什么是Leakage Power?
      • Leakage Power (靜態(tài)功耗/泄漏功耗)：電路處于不翻轉(zhuǎn)狀態(tài)時所產(chǎn)生的泄漏功耗。
      • Leakage current主要包括四部分：
        Subthreshold Leakage (亞閾值導(dǎo)通電流)：當柵極電壓低于晶體管的閾值電壓時，導(dǎo)通溝道不能完全關(guān)閉，有少量的drain-source電流產(chǎn)生。
        Gate-oxide Tunnneling Current (柵氧化層隧穿電流): 柵極積累的電荷可以隧穿柵氧化層進入襯底。
        Reverse Biased Junction Leakage Current (pn結(jié)反偏電流)：擴散層和襯底層的PN結(jié)反偏產(chǎn)生的漏電流。
        Gate-induced Drain Leakage (GIDL/柵極感應(yīng)漏電流)：當柵極和漏極區(qū)域有overlap發(fā)生時，會產(chǎn)生漏電流。
      圖片
      02
      —
      如何計算Leakage Power?
      • Ileakage = Ijun + IGIDL + Isub+Igate
      • Pleakage = VDD * Ileakage 
      03
      —
      EDA工具如何獲取Leakage Power?
      • EDA工具計算的Leakage Power從.lib文件中讀取。
      • 在90nm工藝之前，leakage power在library中描述為一個常數(shù)值。
      • 在90nm工藝之后，leakage power不再為一個常數(shù)值，而是模擬成與輸入狀態(tài)相關(guān)的函數(shù)。
      圖片
      04
      —
      如何優(yōu)化Leakage Power?
      • Leakage Power: 和電源電壓VDD, MOS管閾值電壓Vth, MOS管寬長比, 輸入pin的狀態(tài)有關(guān)系。
      • 堆疊結(jié)構(gòu)(stack forccing): 兩個或多個串聯(lián)的晶體管可以顯著降低亞閾值漏電。
      圖片
      • 電源門控(Power Gating): 關(guān)閉電源可以完全消除休眠狀態(tài)下的漏電。
      • 多閾值電壓 (Multi_Vth): 不同的閾值電壓有不同的漏電大小和開啟速度。
        圖片
      • 多溝道長度器件：增加晶體管溝道長度可以抑制短溝道效應(yīng)降低漏電流。
      • 可變閾值電壓：體效應(yīng)可以調(diào)節(jié)閾值電壓大?。╒sb）。
                            圖片
      • 工藝改良：SOI 工藝和FinFET工藝都可以降低亞閾值電流。
                    圖片
      • 輸入向量控制：在電路休眠狀態(tài)時，改變輸入向量使漏電流最小。
      • EDA setting：如Innovus> setOptMode -leakageToDynamic 0.5
                              圖片
      05
      —
      參考文獻
      1，Innovus user guide
      
                                          		
                                
      
                                  
                        
      
                    
      



                
      
                
      
                    
                    
                        
      
                            
                                
        
                                    		
                        
        
                            
                
        
                
        
                
                
                
        
                
        


                

                
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