一、創(chuàng)建工程

1、激活安裝quartus II軟件后，打開即見如下界面

2、在菜單欄 “File -> New Project Wizard…”中，進(jìn)入創(chuàng)建工程流程

3、第一部分，如下圖，配置路徑、項(xiàng)目名稱、以及頂層文件（類似C語言的main）

（記得這一步之前還有個配置流程簡介，告知接下來的配置流程，估計(jì)版本更新，刪了這個展示頁）

配置前如下：路徑定位到軟件所在位置，這個需要修改到需要的位置。

配置后如下：需要注意路徑不能有中文

在"0-template"文件夾中新建了4個文件：

doc: 存放工程相關(guān)資料

par: 存放工程文件

rtl: 存放源代碼

sim: 存放仿真文件

路徑選擇為“0-template/par”，將工程建在“par”文件夾中，工程名為“template”

4、第二部分，添加設(shè)計(jì)文件

本工程目的是制作一個模板工程，相當(dāng)于空工程，不需要添加文件。

5、第三部分，選擇目標(biāo)芯片型號

首先需要選設(shè)備家族“Device family”“Cyclone IV E”，后面直接輸入芯片型號，或者根據(jù)需求來選。

（本人測試設(shè)備已經(jīng)確定，故型號確定；若沒有實(shí)物，可根據(jù)實(shí)際需求自定義選擇。芯片型號也可在建好工程后修改。）

①根據(jù)型號查找

②根據(jù)需求查找

6、第四部分，設(shè)置EDA電子設(shè)計(jì)自動化工具

模板工程也不需要設(shè)置，故直接next。

7、第五部分，總結(jié)界面

介紹目前配置的工程信息

上述即創(chuàng)建完一個模板工程

二、添加頂層文件

1、上一步驟后創(chuàng)建的空白工程是不完整的，使用“綜合分析”后，直接報(bào)錯，缺少頂層文件。

2、添加“Verilog HDL”文件后，按照格式編寫如下名稱的頂層模塊

3、將文件保存到“rtl/template.v”

4、“綜合分析”查看工程情況

上述工程模板制作OK