電源完整性（PI）對(duì)于當(dāng)今高速輸入/輸出（I/O）系統(tǒng)至關(guān)重要。隨著工藝節(jié)點(diǎn)的縮小，金屬布線的尺寸也隨之減小，導(dǎo)致單位長(zhǎng)度的電阻增加。相同芯片面積下，28nm節(jié)點(diǎn)與7nm節(jié)點(diǎn)的電阻值相差約十倍。在片上電源分配網(wǎng)絡(luò)（圖1）中，電源電壓噪聲通過片上電源地網(wǎng)絡(luò)的電阻產(chǎn)生，該電阻通常高于封裝或PCB的供電網(wǎng)絡(luò)電阻。由于薄金屬層，芯片上的金屬布線具有電阻性，導(dǎo)致片上電源地網(wǎng)絡(luò)的高阻性電壓降。

    當(dāng)晶體管的供電電壓下降時(shí)，晶體管速度變慢，從而影響電路時(shí)序并可能導(dǎo)致功能故障。另一個(gè)與電壓降相關(guān)的問題是電遷移。當(dāng)大電流流經(jīng)微小金屬路徑時(shí)，分子隨時(shí)間發(fā)生位移，導(dǎo)致特定位置金屬路徑的尺寸進(jìn)一步減小，從而增加電阻。

圖1：片內(nèi)中的電源供應(yīng)網(wǎng)絡(luò)

    仿真工具行業(yè)有用于分析片上電壓降的軟件。這些工具的典型應(yīng)用場(chǎng)景是數(shù)字電路為主的大型芯片?；旌闲盘?hào)設(shè)計(jì)通常包含高速I/O，其特性與數(shù)字設(shè)計(jì)截然不同，這使得片上電源分析更為復(fù)雜。評(píng)估混合信號(hào)設(shè)計(jì)中的器件或模塊電流需要在電路仿真器中進(jìn)行混合信號(hào)仿真，這與數(shù)字模塊的單元電流評(píng)估方法不同。

    模塊電流的估計(jì)值是設(shè)計(jì)在最壞情況活動(dòng)下的時(shí)間平均電流。PI工具用于根據(jù)工具設(shè)計(jì)的某些假設(shè)（如器件尺寸）將總模塊電流分配到電路模塊內(nèi)的器件中。PI工具不會(huì)區(qū)分?jǐn)?shù)字模塊和模擬電路等不同拓?fù)浣Y(jié)構(gòu)，盡管特定器件的電流可能因其所在電路的不同而變化。

靜態(tài)IR壓降分析

    電源分配網(wǎng)絡(luò)（PDN）是一種網(wǎng)狀結(jié)構(gòu)，可建模為分布式電阻、電感和電容（RLC）網(wǎng)絡(luò)（圖2）。圖2中，每個(gè)模塊或晶體管表示為電流接收端，由于空間位置不同，其看到的PDN電阻和電容也不同。在IR壓降分析中，不考慮電感和電容（LC），僅分析電阻網(wǎng)絡(luò)。理想電壓源連接到芯片的BGA焊球或凸點(diǎn)，平均電流分配到所有模塊。片上電源網(wǎng)格的IR壓降分布圖可揭示PDN設(shè)計(jì)中的問題。

圖2：電源分配網(wǎng)絡(luò)的分布式RLC模型

    對(duì)于包含數(shù)百萬晶體管的芯片，全芯片PDN仿真通常不切實(shí)際。PI分析采用兩步法：第一步是對(duì)芯片每個(gè)模塊進(jìn)行瞬態(tài)電路級(jí)仿真以提取電流。此電流為時(shí)變電流信號(hào)，需平均化后再連接到全芯片PDN網(wǎng)絡(luò)。圖3總結(jié)了IR仿真設(shè)置。

圖3：IR仿真設(shè)置

迭代式模塊電源分配

    BPA（模塊電源分配）的核心是為芯片的模塊分配功耗或平均電流。仿真工具根據(jù)特定標(biāo)準(zhǔn)或假設(shè)（因工具供應(yīng)商而異）將這些電流分配到模塊內(nèi)的器件中。大型混合信號(hào)設(shè)計(jì)采用分層全定制設(shè)計(jì)技術(shù)（圖4），包含數(shù)字、模擬電路塊和多級(jí)層次結(jié)構(gòu)。這是一個(gè)簡(jiǎn)化的三級(jí)層次結(jié)構(gòu)表示。

圖4：芯片中的簡(jiǎn)化分層塊

    分層建模為全芯片級(jí)分析創(chuàng)建了模塊的抽象視圖。分層建模的需求包括：頂層設(shè)計(jì)無法通過快速SPICE仿真器進(jìn)行電流捕獲、僅有子模塊級(jí)向量和SPICE仿真可用，或需分析子模塊后將其數(shù)據(jù)用于頂層分析。

    為提高大型模塊內(nèi)電流分配的精度，需使用更深層次的層級(jí)劃分，即主模塊內(nèi)包含更多子模塊，子模塊內(nèi)再細(xì)分更多子模塊，從而在全芯片PDN上實(shí)現(xiàn)精確的IR壓降。

    在BPA方法中，根據(jù)芯片設(shè)計(jì)者的輸入將全芯片劃分為關(guān)鍵模塊和非關(guān)鍵模塊。確定關(guān)鍵模塊后，可從電路仿真中提取每個(gè)晶體管的精確電流信息。對(duì)于非關(guān)鍵模塊，無需每個(gè)晶體管的電流信息，只需更高層級(jí)模塊的電流信息。

    盡管技術(shù)上可行，但不建議對(duì)關(guān)鍵模塊進(jìn)行晶體管級(jí)電路仿真以提取電流信息。即使目標(biāo)關(guān)鍵模塊相對(duì)全芯片較小，這也能避免電路仿真的負(fù)擔(dān)。為減輕電路仿真負(fù)擔(dān)，需嘗試迭代式BPA，即在更深層次分配電流，但無需細(xì)分到晶體管級(jí)。需通過迭代確定層級(jí)深度，直到全芯片IR壓降的迭代間差異可忽略。這既能保證精度，又能減少仿真時(shí)間，因?yàn)閮H需對(duì)少數(shù)模塊進(jìn)行深層劃分即可獲得全芯片級(jí)的準(zhǔn)確結(jié)果。

結(jié)果

    為驗(yàn)證BPA的IR壓降精度，使用商用EDA工具對(duì)測(cè)試芯片進(jìn)行仿真。仿真了從頂層開始的四級(jí)和十級(jí)層次結(jié)構(gòu)的IR壓降。選擇四級(jí)層次結(jié)構(gòu)是為了提供合理的深度，而非僅頂層。選擇十級(jí)層次結(jié)構(gòu)是因?yàn)檫M(jìn)一步細(xì)分至晶體管級(jí)時(shí)IR壓降無明顯差異。測(cè)試芯片凸點(diǎn)處施加150mA電流進(jìn)行仿真。

圖5展示了四級(jí)層次結(jié)構(gòu)BPA的IR壓降分布圖，電壓降為16.5mV。圖6展示了十級(jí)層次結(jié)構(gòu)BPA的IR壓降分布圖，電壓降為10.3mV。盡管凸點(diǎn)處分配了相同電流，四級(jí)層次結(jié)構(gòu)的IR壓降比十級(jí)高60%，這是由于層級(jí)深度不足導(dǎo)致的精度損失。

圖5：四級(jí)層次結(jié)構(gòu)IR壓降16.5mV

圖6：十級(jí)層次結(jié)構(gòu)IR壓降10.3mV

    此外，圖5和圖6的IR壓降分布圖差異顯著，因此布局設(shè)計(jì)師對(duì)PDN優(yōu)化的位置選擇也不同。若基于圖5進(jìn)行進(jìn)一步布局優(yōu)化，可能誤導(dǎo)設(shè)計(jì)方向。圖6則支持從全芯片層面進(jìn)行局部電源地網(wǎng)格布線優(yōu)化，而不僅是電路仿真中模塊級(jí)的電源網(wǎng)格優(yōu)化。

總結(jié)

    上述從凸點(diǎn)層到晶體管引腳的全芯片視角，精確估計(jì)了關(guān)鍵模塊的IR壓降。該方法避免了對(duì)非關(guān)鍵模塊電源網(wǎng)絡(luò)的過度設(shè)計(jì)，消除了PI工具在IR分析中的假設(shè)，同時(shí)減少了全芯片仿真時(shí)間。該方法支持從全芯片層面對(duì)每個(gè)模塊進(jìn)行局部電源地網(wǎng)格優(yōu)化，而不僅是電路仿真中的模塊級(jí)優(yōu)化。

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