轉(zhuǎn)自：EDN電子技術(shù)設(shè)計(jì)

通過簡單地降低電壓或頻率來實(shí)現(xiàn)低功耗不可取——試問有誰會去買性能打過折的產(chǎn)品呢？那么，低功耗CPU到底又是怎么實(shí)現(xiàn)的？

隨著智能手機(jī)等移動應(yīng)用的興起，目前的處理器設(shè)計(jì)不僅要提供高性能，還必須要符合另一個(gè)重要指標(biāo)，那就是低功耗。通過簡單地降低電壓或頻率來實(shí)現(xiàn)低功耗不可取——試問有誰會去買性能打過折的產(chǎn)品呢？那么，低功耗CPU到底又是怎么實(shí)現(xiàn)的？EDN小編今天來和大家理一理，簡單來說，我們可以從微架構(gòu)設(shè)計(jì)和制造工藝這兩個(gè)方面來看。

低功耗設(shè)計(jì)的基礎(chǔ)：處理器功耗分析的經(jīng)典公式

要想實(shí)現(xiàn)低功耗，就必須了解電路中功耗的來源[1]。對于CMOS電路功耗主要分為三部分，分別是：電路在對負(fù)載電容充電放電引起的跳變功耗；由CMOS晶體管在跳變過程中，短暫的電源和地導(dǎo)通帶來的短路功耗；以及由漏電流引起的漏電功耗。其中跳變功耗和短路功耗為動態(tài)功耗，漏電功耗為靜態(tài)功耗。以下是SoC（即CPU）功耗分析的經(jīng)典公式：

其中：?是系統(tǒng)的頻率；A是跳變因子，即整個(gè)電路的平均反轉(zhuǎn)比例；C是門電路的總電容；V是供電電壓；τ是電平信號從開始變化到穩(wěn)定的時(shí)間。

在深亞微米工藝下，電路的功耗主要是跳變功耗，短路功耗和漏電功耗可以忽略不計(jì)。但隨著工藝發(fā)展到納米級，漏電功耗在整個(gè)功耗中的比例將顯著提高（如下圖所示）。

圖：不同工藝下動態(tài)功耗和靜態(tài)功耗對比圖

低功耗的微架構(gòu)設(shè)計(jì)

基于上面這個(gè)功耗分析的公式，我們要設(shè)法降低的主要就是其中的第一項(xiàng)和第三項(xiàng)功耗，即跳變功耗和漏電功耗。我們首先來看微架構(gòu)設(shè)計(jì)，基本思路如下圖：

因此，我們可以衍生出很多的低功耗微架構(gòu)設(shè)計(jì)方法。里面比較重要的一些如下：

·時(shí)鐘門控：給每個(gè)模塊的時(shí)鐘加上門控，不需要時(shí)將它關(guān)閉，從而盡可能降低功耗。

·電源門控：原理同上，盡可能降低動態(tài)功耗和漏電功耗。

·降低電壓：電壓受頻率影響，可以通過降低頻率來降低所需電壓。當(dāng)頻率降低，電路開關(guān)速度降低，就能有更多時(shí)間去進(jìn)行充電，因此所需充電電壓就能降低(電壓越大充電速度越快)。同時(shí)，可通過流水線分割組合邏輯。若同時(shí)保持頻率不變，電路能有更多時(shí)間去進(jìn)行充電，從而降低所需充電電壓。

·系統(tǒng)設(shè)計(jì)時(shí)考慮優(yōu)化，如減少電路開關(guān)，用RAM代替寄存器文件，減少存儲器讀寫。

除了上述這些方法，高效的低功耗技術(shù)還有許多，比如襯底反偏（加反向電壓降低襯底漏電），多閾值單元（Multi-Vth cell）等等設(shè)計(jì)方法。下圖是一些比較熱門的RTL級低功耗技術(shù)。

此外，對于CPU而言，PPA（性能、功耗和面積）也總是在互相權(quán)衡的。通過增加CPU內(nèi)核數(shù)和采用ARM的big.LITTLE架構(gòu)等，也是近年來常用的低功耗設(shè)計(jì)方法。

先進(jìn)的低功耗制造工藝

芯片的制造工藝在不斷向前發(fā)展。一個(gè)常識是，工藝越先進(jìn)（納米數(shù)越低），功耗和性能都會提升。但是其原因又是為何？此外，F(xiàn)inFET工藝又是什么，為什么會更進(jìn)一步實(shí)現(xiàn)二者的提升？這要從晶體管說起了：

這里，我們盡量把事情說簡單。上面這副示意圖中就是一個(gè)典型的半導(dǎo)體晶體管。其中兩個(gè)綠色的部分（源極Source和漏極Drain）分別是晶體管的兩級，類似電池的兩級。紅色的部分就是用來控制這兩個(gè)電極的通斷的，而通斷分別對應(yīng)數(shù)字化時(shí)間的1和0。所謂數(shù)字化世界其實(shí)也就是非常非常多的晶體管的通斷變化組合出來的。紅色柵極（Gate）的寬度就是我們通常所說的溝槽寬度或者線寬——我們通常說的多少多少nm就是指的這個(gè)寬度。

這個(gè)柵極的寬窄決定了性能和功耗。晶體管的開關(guān)速度（每次0/1變化）對應(yīng)處理器的運(yùn)算速度。紅色的柵極越寬，兩個(gè)綠色電極就越遠(yuǎn)，導(dǎo)致它們直接連通一次的時(shí)間就越長。所以柵極越小，晶體管一次狀態(tài)變化所需的時(shí)間就越短，單位時(shí)間的工作次數(shù)就越多。這樣一堆晶體管單位時(shí)間可做的運(yùn)算自然就更多，所以性能更好。

再來看功耗。柵極是通過加電壓幫助兩個(gè)綠色電極通電的。而柵極越寬，就需要更高的電壓才能導(dǎo)通兩極；柵極越窄，導(dǎo)通就更容易，所需的電壓也就越低。功耗的大小與電壓的平方成正比，所以導(dǎo)通電壓的下降是新工藝能夠降低功耗的主要因素。還有一個(gè)因素，即便是電壓相同，通過導(dǎo)體的面積和長度越小，電流也會越小。更小的柵極等于是縮小的導(dǎo)體，因此也會減少功耗。

那么，F(xiàn)inFET又是什么？