5  CDR設(shè)計

CDR一直是比較熱門的研究方向，現(xiàn)在比較主流的方法有接收端輸入數(shù)據(jù)和本地時鐘的關(guān)系將其進(jìn)行分類。常見的 CDR 拓?fù)浣Y(jié)構(gòu)可以分為如下的三大類：

（1）采用反饋相位跟蹤結(jié)構(gòu)。如 PLL，DLL（Delay Locked Loop，延遲鎖相環(huán)），PI（Phase Interpolator，相位插值器）和 IL（Injection Locked，注入鎖定）結(jié)構(gòu)的 CDR。

（2）無反饋的基于過采樣（Oversampling）結(jié)構(gòu)的 CDR。

（3）采用相位同步但沒有相位跟蹤環(huán)路的 CDR，如基于門控振蕩器[（GatedOscillator）和高 Q 帶通濾波結(jié)構(gòu)的 CDR。

    在FPGA內(nèi)實(shí)現(xiàn)CDR屬于純數(shù)字邏輯實(shí)現(xiàn)方法，對于使用PLL或者DLL鎖相的方式在PPGA芯片上是不能夠被實(shí)現(xiàn)，F(xiàn)PGA內(nèi)置的PLL無法直接用于CDR，因此無反饋的基于過采樣的結(jié)構(gòu)是FPGA實(shí)現(xiàn)CDR的主流的方式。

     早期FPGA實(shí)現(xiàn)時鐘恢復(fù)電路的方法，基本都是首先利用FPGA內(nèi)部的鎖相環(huán)產(chǎn)生N*f的高頻時鐘，然后再根據(jù)輸入信號控制對高速時鐘的分頻，從而產(chǎn)生與輸入信號同步的時鐘信號，其中N決定了恢復(fù)時鐘信號的相位精度，通常N等于8。因此如果輸入信號的頻率為100MHz，則系統(tǒng)的工作頻率就必須達(dá)到800MHz，對于中低端FPGA，如此高的工作頻率顯然無法承受。雖然高端FPGA可以達(dá)到GHz的工作頻率，但其高昂的價格不適合用于普通用戶。而其它基于中低端FPGA實(shí)現(xiàn)高速時鐘恢復(fù)電路的方法，要么需要外部VCO模塊，要么只能恢復(fù)數(shù)據(jù)而無法得到同步的時鐘信號。

     隨后出現(xiàn)利用DLL與過采樣想結(jié)合的方法，具體的實(shí)現(xiàn)過程為利用FPGA的PLL產(chǎn)生多個相位的時鐘，每個時鐘相位都有固定的相位偏差，如0度、45度、90度。利用同一頻率多相位的時鐘對數(shù)據(jù)進(jìn)行采樣，其產(chǎn)生的效果與過采樣時類似，但是也會帶來一些問題，受到PLL的限制，輸出的多相位頻率個數(shù)不會太多，因此其對時鐘的恢復(fù)誤差會在360/M內(nèi)，Ｍ為輸出頻率的個數(shù)，對于高速的通信，該方法是不適用，對于速率在200MHz以內(nèi)的數(shù)據(jù)通信，該方法具有易實(shí)現(xiàn)，成本低，研發(fā)周期短的優(yōu)勢，非常適合在中低端的FPGA中，實(shí)現(xiàn)相對高速的通信。（感覺有點(diǎn)像采樣示波器的原理，目的都是用低于信號頻率的采樣率，通過重復(fù)多次來完成采樣）

     本次設(shè)計初始的想法是通過上訴同頻多相時鐘采樣法實(shí)現(xiàn)FPGA的CRD，同頻多相時鐘采樣法需要在FPGA片內(nèi)PLL或DCM產(chǎn)生N個與接收數(shù)據(jù)頻率相近、相位相差2π/N的參考時鐘，占用較多的PLL和全局時鐘資源，而數(shù)據(jù)延遲鏈采樣法一般以片內(nèi)邏輯和布線資源構(gòu)造抽頭延遲線，延遲性能與芯片型號相關(guān)，且溫度變化會造成該方法實(shí)現(xiàn)困難且可靠性較低，同時PLL的固有抖動,這種附加抖動會引起數(shù)據(jù)有效窗口的相應(yīng)減小, 這樣也會限制高速電路的性能。

     同時還有個設(shè)想，上述所有的方法原理都是對時鐘進(jìn)行相位的調(diào)整，以達(dá)到采樣時鐘與數(shù)據(jù)同步，可以設(shè)想在保持采樣時鐘不變的情況下，通過延時鏈將數(shù)據(jù)進(jìn)行多抽頭等延時輸出，由時鐘進(jìn)行采樣，以獲得與時鐘匹配的數(shù)據(jù)。該設(shè)想在部分論文中也得到證實(shí)，做法是將輸入數(shù)據(jù)延時45度后，與同頻多相的方法配合使用，可以在獲得8倍采樣效果的情況下，只用4個不同相位的時鐘輸入。不過該延時單元是建立在FPGA內(nèi)部有標(biāo)準(zhǔn)的delay模塊，用戶可設(shè)置延時步長，這種延遲單元在xilinx的vitex-4以上的FPGA中可以使用，而HR03沒有類似的延遲單元，所以實(shí)現(xiàn)也有一定的困難。

     對于上面的設(shè)想，初步的想法是利用FPGA內(nèi)部的反相器代替延時單元，將輸入的數(shù)據(jù)經(jīng)過一個由反相器組成的延時鏈，并將數(shù)據(jù)通過延時鏈抽頭輸出，通過對所有輸出的bit流數(shù)據(jù)進(jìn)行邊沿抓取，獲得與時鐘同步的抽頭數(shù)據(jù)。該方法預(yù)計會遇到的問題是反相器的延時，如果一個反相器的延時為1ns，其對200MHz的數(shù)據(jù)延時相對于5倍的過采樣，因此要做到高速率受限于FPGA的反相器的延時，可能還有其他的一些問題，需要在實(shí)際操作中進(jìn)一步實(shí)驗(yàn)。

    下面對現(xiàn)在比較主流的CDR方法做一些簡單的介紹。

1.1   CDR的工作原理

    一個簡單的時鐘數(shù)據(jù)恢復(fù)電路示意圖如圖所示。時鐘數(shù)據(jù)恢復(fù)主要完成兩個工作，一個是時鐘恢復(fù)，一個是數(shù)據(jù)重定時，也就是數(shù)據(jù)的恢復(fù)。時鐘恢復(fù)主要是從接收到的 NRZ（非歸零碼）碼中將嵌入在數(shù)據(jù)中的時鐘信息提取出來。通常 CDR 是一個有振蕩器的反饋環(huán)路，通過環(huán)路調(diào)節(jié)振蕩時鐘的相位來跟蹤輸入數(shù)據(jù)中的嵌入時鐘。通過分析 NRZ 碼的特征可以知道，在隨機(jī)二進(jìn)制數(shù)據(jù)的譜密度中，沒有包含數(shù)據(jù)速率處的譜線，即沒有時鐘提取所需要的直接信息。為了找到時鐘信息，一般采取的辦法是邊沿檢測技術(shù)。為了確定最終的采樣時鐘相位，CDR 中還必須有相位誤差檢測電路。

     通常 CDR 結(jié)構(gòu)中包含一個鎖相環(huán)（Phase Locked Loop，PLL）模塊，用來調(diào)節(jié)恢復(fù)時鐘的頻率并補(bǔ)償由于工藝或溫度的變化而導(dǎo)致的頻率變化。典型結(jié)構(gòu)的PLL 的捕獲范圍是很小的，而且當(dāng)輸入數(shù)據(jù)是隨機(jī)碼的時候，更難獲得捕獲。因此大多數(shù) CDR 電路中采用了稱為“頻率輔助捕獲”的方法。這種方法是通過頻率鎖定環(huán)路，使得壓控振蕩器（Voltage-ControlledOscillator，VCO）的振蕩頻率向接收的數(shù)據(jù)速率方向變化，直到 VCO 輸出振蕩頻率的誤差達(dá)到所要求的某個范圍內(nèi)，才使 PLL 的相位鎖定環(huán)路工作，完成相位的鎖定和數(shù)據(jù)的重定時。頻率輔助捕獲可以通過外部參考時鐘來實(shí)現(xiàn)，也可以不用外部參考時鐘。如果有外部參考時鐘，頻率捕獲可以通過一個有鑒頻鑒相器（Phase Frequency Detector，PFD）的二階 PLL 來實(shí)現(xiàn)。

5.2   基于PLL的CDR

基于 PLL 的 CDR 具有可調(diào)節(jié)速率的功能，能夠比較容易的實(shí)現(xiàn)單片集成，但通常需要頻率輔助捕獲來避免失鎖。此類拓?fù)浣Y(jié)構(gòu)的 CDR 可以根據(jù) PLL 的實(shí)現(xiàn)方式分為基于模擬 PLL 或基于數(shù)字 PLL 的結(jié)構(gòu)，也可以根據(jù)是否采用了外部參考時鐘，進(jìn)一步分為有外部參考時鐘和無外部參考時鐘的結(jié)構(gòu)。

5.2.1    基于 PLL 的無外部參考時鐘的 CDR

如圖所示為無參考時鐘的CDR 結(jié)構(gòu)，由一個頻率鎖定環(huán)路和一個相位鎖定環(huán)路組成，鑒頻模塊 FD（FrequencyDetector）來實(shí)現(xiàn) VCO 輸出時鐘頻率與輸入數(shù)據(jù) D(in)的比較。在 CDR 剛開始工作或者失鎖時，F(xiàn)D 開始工作，并通過CP（Charge pump，電荷泵）和 LF（Low-pass Filter，低通濾波器）產(chǎn)生控制電壓，使得VCO的振蕩頻率接近輸入數(shù)據(jù)速率。一旦頻率落在相位鎖定環(huán)路捕獲范圍內(nèi)，就由PD（PhaseDetector，鑒相器）的輸出來控制VCO 的輸出時鐘相位鎖定到輸入數(shù)據(jù)相位上。此類 CDR 結(jié)構(gòu)存在兩個問題：（1）當(dāng) FD 和 PD 對 VCO 的控制相互切換時，頻率鎖定環(huán)路和相位跟蹤環(huán)路可能相互干擾，使 VCO 的電壓控制線上產(chǎn)生紋波而導(dǎo)致失鎖。（2）在接收到的數(shù)據(jù)為長的連 0 或者連 1，或者由于內(nèi)部或外部噪聲使得數(shù)據(jù)上升或下降沿變壞時，F(xiàn)D 可能出現(xiàn)鑒頻錯誤。由于這些問題的存在，通常使頻率鎖定環(huán)路的帶寬比相位鎖定環(huán)路的帶寬要小。

相對獨(dú)立的選擇頻率鎖定環(huán)路和相位鎖定環(huán)路的帶寬，可以將系統(tǒng)修改為如圖 2-8（b）所示結(jié)構(gòu)，在兩個環(huán)路中分別有各自的 CP 和 LF。此種結(jié)構(gòu)中，頻率鎖定環(huán)路和相位鎖定環(huán)路分別控制 VCO 的粗調(diào)和細(xì)調(diào)，而這樣帶來的一個缺點(diǎn)是由于使用兩個 LF 使得最終的版圖面積大大增加。

5.2.2    基于 PLL 的有外部參考時鐘的 CDR

     圖（a）為一個有外部參考時鐘輸入的 CDR 結(jié)構(gòu)，其中 VCO1和 VCO2是相同的兩個模塊。與圖(b）所示的結(jié)構(gòu)相類似，該結(jié)構(gòu)中也有控制 VCO 的粗調(diào)和細(xì)調(diào)環(huán)路，頻率鎖定環(huán)路中的 M 分頻器使得參考輸入可以是一個較低頻率的時鐘，通過 PFD 的輸出控制使 VCO2的輸出時鐘頻率鎖定到輸入的參考時鐘上。由于 VCO1與 VCO2是一樣的，VCO2的控制電壓可以用來粗調(diào)VCO1，使 VCO1的振蕩頻率接近或等于輸入數(shù)據(jù)速率。相位跟蹤環(huán)路中的 PD 通過細(xì)調(diào) VCO1使得輸出時鐘相位與輸入數(shù)據(jù)的相位鎖定，通常選擇相位鎖定環(huán)路的增益低于頻率鎖定環(huán)路的增益，以達(dá)到對時鐘相位的精細(xì)控制。這種結(jié)構(gòu)的優(yōu)點(diǎn)是，相對獨(dú)立的頻率鎖定環(huán)路使得 CDR 能夠比較容易的滿足環(huán)路穩(wěn)定性和帶寬的要求，并且頻率輔助捕獲使得相位鎖定環(huán)路的捕獲時間大大縮短。然而存在的缺點(diǎn)是，即使 VCO1與 VCO2有相同的粗調(diào)控制電壓，但由于電路中存在的失配，仍會導(dǎo)致輸出振蕩頻率存在差異。另外，在某些異步模式的高速串行鏈路中，通常允許發(fā)送數(shù)據(jù)速率與本地接收頻率間存在一定的頻率偏移，使 VCO1與 VCO2之間出現(xiàn)一定的頻率偏差，由于頻率牽引作用可能會使 VCO1的頻率從接收數(shù)據(jù)率偏移到 VCO2的頻率上。此外由于存在兩個 VCO，也可能會通過襯底和電源產(chǎn)生相互干擾，特別是采用 LC 振蕩器的時候，還會導(dǎo)致版圖面積很大。

     減小電路版圖面積，可采用如圖 2-9（b）所示的 CDR 結(jié)構(gòu)。結(jié)構(gòu)中增加了一個頻率鎖定檢測（Locked Detector ，LD）模塊，用來先后控制頻率鎖定環(huán)路和相位鎖定環(huán)路工作，避免了在兩個環(huán)路中需要各自的 CP、LF 和 VCO 模塊。在 CDR啟動時，LD 首先使頻率鎖定環(huán)路工作，使 VCO 輸出的振蕩頻率接近 M*F(ref)，直到頻率相等，然后 LD 再使相位跟蹤環(huán)路工作直到相位達(dá)到鎖定。如果在相位鎖定狀態(tài)下由于干擾和噪聲導(dǎo)致相位失鎖，LD 重新依次地使頻率鎖定環(huán)路和相位鎖定環(huán)路工作。這種結(jié)構(gòu)與之前描述的無參考時鐘的 CDR 結(jié)構(gòu)有一個相似的缺點(diǎn)，當(dāng)LD使頻率鎖定環(huán)路和相位鎖定環(huán)路切換工作時，由于切換時的不穩(wěn)定態(tài)或VCO控制電壓上出現(xiàn)的紋波，會引起 VCO 輸出頻率的變化。

5.2.3    基于PI的CDR

     下面來簡單介紹基于 PI 的 CDR 電路，一個基于相位插值的 CDR 拓?fù)浣Y(jié)構(gòu)如圖所示。與圖 （a）的 CDR 相比，在相位鎖定環(huán)路中沒有CP 和 LP 單元，取而代之的是數(shù)字低通濾波器（Digital Low-passFilter，DLF）和電流型數(shù)字-模擬轉(zhuǎn)換器（Digital Analog Converter，DAC），而 VCO 由 PI 替代。I.DAC 通過對 PI的直接控制，使 PI 輸出的時鐘相位產(chǎn)生變化。這種結(jié)構(gòu)的 CDR 與基于 PLL 的 CDR相比，具有環(huán)路穩(wěn)定性增強(qiáng)、捕獲時間縮短，并且無抖動峰值的優(yōu)點(diǎn)，但需要注意的是抖動峰值的消除僅適用于當(dāng)環(huán)路延時與 PI 相位的更新時間相比不是很大的時候。

     基于 PI 的 CDR 的另外一個優(yōu)點(diǎn)是能夠在源異步方式中，在允許的發(fā)送器和接收器頻率偏移條件下，可以在很寬的數(shù)據(jù)率范圍內(nèi)工作。設(shè)計基于 PI 的 CDR時，主要考慮的方面是 I.DAC 的精度，PI 的線性度和環(huán)路延時，因?yàn)檫@些因素會對 CDR 的抖動性能有直接影響。

     圖為 PI 的CDR結(jié)構(gòu)的兩種變化形式，采用一個相位選擇器替換了圖 2-10中的 I.DAC 和 PI。兩種結(jié)構(gòu)的共同優(yōu)點(diǎn)是可以采用更少的模擬電路，因而設(shè)計面積更小。圖 2-11（a）結(jié)構(gòu)的優(yōu)點(diǎn)是采用獨(dú)立的相位和頻率鎖定環(huán)路，降低了環(huán)路帶寬穩(wěn)定性的要求，另外在相位跟蹤環(huán)路中采用數(shù)字電路實(shí)現(xiàn)方式，降低了工藝、電源電壓、溫度變化對系統(tǒng)性能的影響。該結(jié)構(gòu)主要的缺點(diǎn)是數(shù)字控制時鐘相位切換時，將會導(dǎo)致比較大的 cycle-to-cycle 抖動，而且當(dāng)采用更多級的 VCO 以得到較小間隔的相位時鐘時，會使 VCO 的振蕩頻率降低而功耗增加，版圖面積也相應(yīng)地增大。一種減小由相位切換導(dǎo)致的抖動的方法是，將相位選擇輸出和 VCO 輸出交換，如圖 2-11（b）所示，這樣使得在相位鎖定環(huán)路中，經(jīng) DLF 的輸出信號控制得到的時鐘信號的相位跳變，經(jīng)過頻率鎖定環(huán)路中的 CP 和 LF 的低通濾波變得平緩了，但是這種結(jié)構(gòu)將會導(dǎo)致多通道間不能夠再共享同一個參考時鐘的頻率鎖定環(huán)路。

5.3   基于過采樣的CDR

    目前基于FPGA的全數(shù)字CDR（Clock andData Recovery，時鐘數(shù)據(jù)恢復(fù)）多采用數(shù)字化過采樣法，有同頻多相時鐘采樣和數(shù)據(jù)延遲鏈采樣兩種具體的實(shí)現(xiàn)方式。其基本原理是采用本地N×f的高速時鐘，對信號作N倍過采樣，通過對采樣數(shù)據(jù)的分析，判斷出數(shù)據(jù)跳變沿的位置，實(shí)時尋找并切換到最佳采樣時鐘，從而恢復(fù)出數(shù)據(jù)與線路時鐘。由于是一種相位前饋技術(shù)，過采樣法具有較大的頻率捕捉范圍和較快的捕捉速度。受FPGA工作頻率的限制，對高速數(shù)據(jù)直接采用頻率為N×f的時鐘采樣困難很大，因此兩種方法都是模擬N×f采樣時鐘在一個數(shù)據(jù)時鐘周期內(nèi)獲取N個均勻采樣值。為保證時鐘恢復(fù)質(zhì)量，N通常取6～8。

基于數(shù)據(jù)過采樣的相位拾取技術(shù)如圖 3.5 所示，該技術(shù)對數(shù)據(jù)流中的每一個比特都在多個相位點(diǎn)進(jìn)行采樣，得到數(shù)據(jù)流的過采樣表示。從采樣信息中提取出數(shù)據(jù)的跳變信息?；跀?shù)據(jù)的跳變信息，與數(shù)據(jù)的比特中心最接近的采樣點(diǎn)的采樣數(shù)據(jù)就可作為接收數(shù)據(jù)?；跀?shù)據(jù)過采樣的相位拾取技術(shù)需要對數(shù)據(jù)進(jìn)行過采樣的特性使得該技術(shù)更適合于數(shù)據(jù)速率較低的應(yīng)用。

    過采樣法是用高于被采樣信號速率幾倍的采樣速率在一個數(shù)據(jù)位寬度內(nèi)采樣多次，然后再根據(jù)某種判決算法從多次采樣的數(shù)據(jù)中恢復(fù)出正確的時鐘和數(shù)據(jù)的方法，即通過隨機(jī)的等距離多次采樣來獲得額外的數(shù)據(jù)信息，并對這些數(shù)據(jù)信息做進(jìn)一步處理的方法。過采樣結(jié)構(gòu)中采樣的結(jié)果不僅要提供最終采樣的數(shù)值信息，還要能夠反映采樣時鐘與數(shù)據(jù)對齊的情況。由于輸入信號的非理想特性，以及采樣時鐘自身的抖動，系統(tǒng)在工作中往往會出現(xiàn)采樣時鐘相對輸入信號的漂移，即采樣的時鐘偏離理想的采樣點(diǎn)。隨著漂移的累積，對應(yīng)同一個數(shù)據(jù)位寬內(nèi)的多次采樣值將發(fā)生變化，根據(jù)這些變化判決算法需對采樣過程進(jìn)行調(diào)整，以保證采樣的過程能克服非理想因素，保證結(jié)果的正確。在一個數(shù)據(jù)位寬內(nèi)采樣次數(shù)的多少決定了對采樣結(jié)果處理的硬件結(jié)構(gòu)。最少的2倍過采樣結(jié)構(gòu)在采樣時鐘對齊到信號過渡邊緣時容易出現(xiàn)數(shù)據(jù)不穩(wěn)定的情況，要解決這種情況必須增加額外的硬件來進(jìn)行邊緣檢測。3倍過采樣結(jié)構(gòu)由于采樣結(jié)果為奇數(shù)，可以采用投票判決的方式來給出結(jié)果。4倍及其以上的過采樣結(jié)構(gòu)雖然能更加精確的檢測出信號過渡邊緣的變化，但對于SGbPs的高數(shù)據(jù)率，采樣時鐘頻率或者相位的增加將會非常困難。

3倍過采樣結(jié)構(gòu)中時鐘數(shù)據(jù)對齊的原理如圖所示:

5.4   基于FPGA同頻多相時鐘采樣的CDR（設(shè)計中使用）

本次設(shè)計采用的為同頻多相的時鐘采樣方法，具體實(shí)現(xiàn)過程利用PLL產(chǎn)生兩個時鐘，分別為clk0與clk90，他們的相位相差為90度，兩個輸出是完全同步的，通過雙邊沿對數(shù)據(jù)進(jìn)行采樣，以獲得4倍過采樣的效果，具體的實(shí)現(xiàn)過程如下圖所示：

在數(shù)據(jù)時鐘恢復(fù)時，將到來的數(shù)據(jù)分別輸入到四個觸發(fā)器，其中兩個觸發(fā)器由CLK 作為計數(shù)時鐘（一個用CLK 的上升沿，一個用CLK 的下降沿），另外兩個由CLK90 作為計數(shù)時鐘（一個用CLK90 的上升沿，一個用CLK90 的下降沿），要注意保證從輸入引腳到四個觸發(fā)器的延遲基本一致。

對于上圖數(shù)據(jù)時鐘恢復(fù)電路存在如下的時序關(guān)系，如圖所示。A、B、C、D 分別表示四個不同的采樣點(diǎn)，輸入數(shù)據(jù)1、2、3、4 分別表示四種不同的數(shù)據(jù)到來的情況。

     圖中的第一列觸發(fā)器的觸發(fā)分別由時鐘CLK 的上升沿、時鐘CLK90 的上升沿、時鐘CLK 的下降沿及時鐘CLK 的下降沿觸發(fā)。按照這樣的方式來觸發(fā)就可以得到四個數(shù)據(jù)采樣點(diǎn)，即圖中所示的A、B、C、D 四個點(diǎn)。這樣就將原始時鐘周期分成了四個單獨(dú)的90度的區(qū)域，在這里我們定義四個區(qū)域?yàn)樗膫€不同的時鐘域a、b、c、d。這樣，如果系統(tǒng)時鐘為200MHz，那么圖3 所示的電路就相當(dāng)于產(chǎn)生了800MHz 的采樣速率。但是僅僅通過一階的觸發(fā)器，輸出的采樣數(shù)據(jù)存在亞穩(wěn)態(tài)的問題，因此需對采樣點(diǎn)作進(jìn)一步的處理。這里可將四個采樣點(diǎn)通過進(jìn)一步的觸發(fā)，除掉亞穩(wěn)態(tài)的問題，從而使采樣點(diǎn)移到下一個相同的時鐘域。通常，亞穩(wěn)態(tài)的去除要經(jīng)過兩三級的處理，這就使得在有效數(shù)據(jù)輸出前會有數(shù)位無效的數(shù)據(jù)，在數(shù)據(jù)采樣的第一個階段，電路檢測數(shù)據(jù)線上數(shù)據(jù)的傳輸。當(dāng)檢測到有數(shù)據(jù)傳輸時，對傳輸數(shù)據(jù)的有效性進(jìn)行確認(rèn)。確認(rèn)數(shù)據(jù)有效后，輸出高電平來指示采樣點(diǎn)有數(shù)據(jù)傳輸。因?yàn)橛兴膫€輸出，所以需要一個復(fù)用器來選擇數(shù)據(jù)。復(fù)用器從選定的時鐘域中選擇數(shù)據(jù)位，例如檢測電路確定從時鐘域a 中采樣的數(shù)據(jù)有效，那么將時鐘域a 中采樣的數(shù)據(jù)通過輸出端輸出。

     上述設(shè)計的中，采用了兩個clk0與clk90，實(shí)際的測試中，將進(jìn)一步測試clk0、clk45、clk90、clk135。

其工作原理與上述的方法一直，就是利用4個clk對數(shù)據(jù)采樣，以完成8倍過采用的效果，高精度的過采樣對于高速的數(shù)據(jù)恢復(fù)有實(shí)際的應(yīng)用意義，因此該部分設(shè)計將是在4倍過采樣完成后，對設(shè)計的進(jìn)一步提升的想法。

5.5   基于數(shù)據(jù)延遲鏈的CDR（有待測試）

基于數(shù)據(jù)延遲鏈的CDR的實(shí)現(xiàn)過程是用一個全局抽樣時鐘對多抽頭延時線的延時數(shù)據(jù)進(jìn)行抽樣, 它由數(shù)據(jù)恢復(fù)狀態(tài)機(jī)利用邊沿信息不斷的從多抽頭延時線中選擇有效抽樣, 然后把正確的抽樣送給輸出彈。

抽樣延時線的構(gòu)成如圖所示。對每個通道的輸入數(shù)據(jù)均可利用8抽頭的延遲線進(jìn)行異步抽樣。每個通道有兩路延遲線: 一個用來在上升沿抽樣; 另一個用來在下降沿抽樣。每條延遲線都由8個配置為反相器的查找表構(gòu)成,這樣既可保證上升和下降時間的對稱, 也能保證抽樣數(shù)據(jù)之間的規(guī)則分布。但應(yīng)注意: 輸入單元的輸入節(jié)點(diǎn)必須以很小的skew到達(dá)兩條延遲線?；趦煞N基本的時序約束的時序分析決定了抽頭延時和延時鏈的長度, 抽樣延時線的時序分析如圖所示。

時序約束分最好情況和最壞情況: 最好情況的時序約束是整個延遲線的最小值必須大于數(shù)據(jù)總的抖動數(shù), 這個約束決定了抽頭的個數(shù); 而最壞情況的時序約束是其最大的抽頭延時值必須小于數(shù)據(jù)的有效窗口, 這個約束決定了延遲線的構(gòu)成。